最近幾年高速數(shù)字電路設(shè)計(jì)已經(jīng)很少再有“畫出來就能跑”的運(yùn)氣了。接口速率從幾十Mbps漲到幾十Gbps信號(hào)邊沿越來越陡PCB上的一條走線、一個(gè)過孔、一段封裝引腳都可能變成影響系統(tǒng)能不能穩(wěn)定跑起來的決定性因素?？拷?jīng)驗(yàn)、靠余量、靠“先做出來再改”的傳統(tǒng)思路在產(chǎn)品迭代周期壓縮到幾周甚至幾天的今天已經(jīng)很難支撐。這篇文章想聊聊我這些年做高速數(shù)字電路仿真設(shè)計(jì)與測(cè)試的一些實(shí)際體感和方法論。內(nèi)容不會(huì)堆教科書公式也不會(huì)只羅列工具菜單重點(diǎn)放在“為什么這么做”“遇到過什么坑”“怎么從仿真結(jié)果里判斷產(chǎn)品能不能量產(chǎn)”這些實(shí)操層面的東西。不管你是剛開始接觸信號(hào)完整性仿真還是已經(jīng)在用SI工具做板級(jí)驗(yàn)證這篇內(nèi)容應(yīng)該都能給你一些參考。1. 為什么高速數(shù)字電路越來越離不開仿真1.1 高速電路的核心矛盾速率上去了余量沒了傳統(tǒng)數(shù)字電路設(shè)計(jì)比如幾十兆赫茲的并行總線信號(hào)波長動(dòng)輒好幾米PCB走線長度通常只有波長的幾十分之一在這種情況下“走線就是一根導(dǎo)線”的近似是成立的。但到了DDR4、PCIe 4.0/5.0、USB 3.x、萬兆以太網(wǎng)這個(gè)級(jí)別信號(hào)邊沿的上升時(shí)間已經(jīng)進(jìn)入納秒甚至皮秒級(jí)對(duì)應(yīng)的信號(hào)帶寬頻率分量可以達(dá)到5GHz、10GHz甚至更高。此時(shí)PCB上2.5cm的走線就已經(jīng)是電尺寸意義上的長線需要考慮傳輸線效應(yīng)。這里面最核心的矛盾是芯片接口能提供的信號(hào)質(zhì)量天花板很高但信號(hào)從die內(nèi)部出來經(jīng)過封裝引腳、PCB焊盤、過孔、走線、連接器、電纜到接收端的整個(gè)鏈路里每一段都會(huì)對(duì)信號(hào)產(chǎn)生損耗、反射、串?dāng)_和時(shí)序偏移。這些非理想效應(yīng)疊加在一起信號(hào)裕量就會(huì)被迅速消耗。如果你不仿真光靠示波器測(cè)一版回來的板子發(fā)現(xiàn)問題再改一版改一次開發(fā)周期和打板成本都會(huì)失控。1.2 仿真在設(shè)計(jì)流程中的真正定位很多工程師對(duì)仿真有個(gè)誤解以為仿真是用來“驗(yàn)證設(shè)計(jì)有沒有問題”的。實(shí)際上仿真更應(yīng)該用在“設(shè)計(jì)之前”和“設(shè)計(jì)之中”它的價(jià)值是幫你做決策而不是幫你做檢查。我在實(shí)際項(xiàng)目中仿真至少承擔(dān)三個(gè)角色選型評(píng)估芯片的IBIS模型、封裝參數(shù)、驅(qū)動(dòng)能力擺在那里不同的端接方案、不同的拓?fù)浣Y(jié)構(gòu)先仿真跑一遍看眼圖余量、時(shí)序裕量、串?dāng)_水平再?zèng)Q定具體用什么方案。規(guī)則制定PCB設(shè)計(jì)規(guī)則不是憑空拍腦袋定的。比如阻抗控制到多少歐姆、走線間距做到多大、過孔換層怎么加回流地孔這些參數(shù)應(yīng)該由仿真結(jié)果反向推導(dǎo)出來然后把它們固化成Layout約束。故障預(yù)演測(cè)試中經(jīng)常遇到“信號(hào)偶爾出錯(cuò)”“高溫下不穩(wěn)定”這類軟故障。靠示波器抓波形很多時(shí)候抓不到根因把實(shí)際鏈路參數(shù)帶回仿真環(huán)境倒是可以快速定位是反射問題、串?dāng)_問題還是電源紋波耦合問題。1.3 仿真和測(cè)試的閉環(huán)關(guān)系仿真和測(cè)試不是二選一的關(guān)系而是必須閉環(huán)。仿真模型再準(zhǔn)也是基于對(duì)真實(shí)鏈路的近似測(cè)試數(shù)據(jù)再真實(shí)能測(cè)到的節(jié)點(diǎn)也有限。成熟的團(tuán)隊(duì)通常的做法是先仿真確定設(shè)計(jì)約束然后做樣品樣品回來后先做物理測(cè)試再把測(cè)試數(shù)據(jù)比如實(shí)際的S參數(shù)、實(shí)際串?dāng)_值反哺回仿真模型校準(zhǔn)模型精度。最終的目標(biāo)是讓“仿真結(jié)果”和“實(shí)測(cè)結(jié)果”的差異收斂到可接受范圍。一旦模型可信了后續(xù)的改版設(shè)計(jì)、衍生型號(hào)設(shè)計(jì)就可以大量依賴仿真來縮短周期。這個(gè)閉環(huán)做得好不好直接體現(xiàn)一個(gè)團(tuán)隊(duì)的高速設(shè)計(jì)成熟度。2. 仿真設(shè)計(jì)與測(cè)試的關(guān)鍵環(huán)節(jié)拆解2.1 高速鏈路的完整構(gòu)成高速數(shù)字電路的信號(hào)從發(fā)送端到接收端不是簡(jiǎn)單的一條線。以典型的10Gbps高速串行鏈路為例完整路徑包括發(fā)送芯片的die、封裝走線、封裝Ball/PinPCB上的焊盤、扇出過孔、走線、換層過孔、連接器焊盤板間連接器、線纜接收端的封裝與die負(fù)載每一個(gè)互聯(lián)節(jié)點(diǎn)都有寄生參數(shù)過孔是容性負(fù)載焊盤是額外電容走線有阻抗偏差連接器是不連續(xù)點(diǎn)。仿真要做的是把這些離散元件放到一條統(tǒng)一的鏈路里分析。這也是為什么現(xiàn)在主流的鏈路仿真都采用“通道分析”的思路按照從發(fā)送端到接收端的順序把每一段的S參數(shù)、IBIS模型、I/O緩沖特性串起來統(tǒng)一計(jì)算眼圖、誤碼率和時(shí)序裕量。2.2 仿真模型的三個(gè)層次一個(gè)完整的高速仿真至少需要三類模型器件級(jí)模型芯片的IBIS模型或SPICE模型描述驅(qū)動(dòng)器的輸出阻抗、上升下降時(shí)間、擺率、輸出波形?；ミB模型走線、過孔、連接器的S參數(shù)或等效電路模型。這個(gè)取決于你用的仿真工具可以由電磁場(chǎng)求解器提取也可以由工具內(nèi)置的傳輸線模型生成。系統(tǒng)級(jí)模型電源分配網(wǎng)絡(luò)PDN模型、參考平面模型。很多人做SI仿真時(shí)會(huì)忽略PDN的影響實(shí)際上同步開關(guān)噪聲SSN對(duì)高速接口的影響相當(dāng)大電源不干凈高速信號(hào)很難干凈。2.3 仿真精度與仿真代價(jià)的權(quán)衡仿真不是在“準(zhǔn)”和“不準(zhǔn)”之間選擇而是在“可接受的精度”與“可接受的耗時(shí)”之間做權(quán)衡。我在實(shí)際項(xiàng)目里通常這樣分層處理設(shè)計(jì)階段仿真類型模型復(fù)雜度耗時(shí)方案預(yù)研拓?fù)湓u(píng)估、鏈路預(yù)算IBIS理想傳輸線分鐘級(jí)詳細(xì)設(shè)計(jì)通道S參數(shù)、串?dāng)_分析三維全波或準(zhǔn)靜態(tài)提取小時(shí)級(jí)調(diào)試階段實(shí)測(cè)對(duì)標(biāo)、參數(shù)掃描混合模型實(shí)測(cè)S參數(shù)分鐘~小時(shí)級(jí)重點(diǎn)提一句不要在方案階段就做精細(xì)的三維全波仿真那是典型的把資源浪費(fèi)在錯(cuò)誤階段。方案階段模型參數(shù)還不確定做得再精細(xì)也等于零。先用理想模型把架構(gòu)方向定下來后面再逐步細(xì)化效率會(huì)高很多。2.4 高速PCB設(shè)計(jì)中的仿真配合高速PCB設(shè)計(jì)和仿真是強(qiáng)耦合的。很多人以為仿真工程師把規(guī)則丟給Layout就完事了實(shí)際上仿真要滲透到Layout的過程里才行。四層板是目前高速數(shù)字電路的主流選擇疊層和阻抗是你必須先確定的兩個(gè)基礎(chǔ)參數(shù)。以常見的四層板為例典型疊層是信號(hào)-地-電源-信號(hào)或者地-信號(hào)-信號(hào)-電源后者對(duì)高速差分信號(hào)比較友好因?yàn)樾盘?hào)層緊鄰地平面。介質(zhì)厚度、介電常數(shù)、銅箔粗糙度直接決定走線阻抗和損耗。阻抗控制的本質(zhì)是控制特征阻抗公式不復(fù)雜但實(shí)際板廠做出來總有偏差。所以仿真時(shí)要做的是容差分析比如設(shè)計(jì)目標(biāo)100Ω±10%那仿真就得覆蓋90Ω和110Ω兩個(gè)邊界看眼圖還能不能保持足夠的裕量。如果邊界條件下眼圖已經(jīng)塌了要么要求板廠把阻抗控制范圍收緊要么調(diào)整端接方案。3. 從仿真設(shè)計(jì)到測(cè)試驗(yàn)證的完整流程3.1 仿真階段的關(guān)鍵工作流在實(shí)際項(xiàng)目中一個(gè)完整的高速鏈路仿真工作流大概分為七個(gè)步驟明確設(shè)計(jì)目標(biāo)接口速率、協(xié)議要求、誤碼率指標(biāo)、溫度范圍、量產(chǎn)一致性要求。建立鏈路模型收集芯片IBIS模型、封裝參數(shù)、原理圖拓?fù)洹⑦B接器S參數(shù)、線纜規(guī)格搭出鏈路拓?fù)?。確定物理約束層疊結(jié)構(gòu)、走線寬度、間距、過孔尺寸、參考平面連續(xù)性。執(zhí)行仿真掃描端接電阻、走線長度、過孔Stub長度、AC耦合電容容值等參數(shù)批量掃描找出最優(yōu)組合和敏感參數(shù)。生成設(shè)計(jì)規(guī)則把仿真結(jié)果轉(zhuǎn)化為Layout規(guī)則包括推薦拓?fù)洹⒆畲笞呔€長度、最小線間距、過孔數(shù)量限制。驗(yàn)證規(guī)則達(dá)標(biāo)Layout完成后做后仿真驗(yàn)證對(duì)照設(shè)計(jì)規(guī)則和目標(biāo)指標(biāo)確認(rèn)是否全部滿足。生成測(cè)試指導(dǎo)輸出關(guān)鍵信號(hào)的測(cè)試點(diǎn)位、測(cè)試方法、期望波形范圍供測(cè)試工程師使用。3.2 從仿真到測(cè)試的銜接要點(diǎn)仿真做完不是終點(diǎn)關(guān)鍵是怎么在實(shí)驗(yàn)室里把仿真結(jié)論驗(yàn)證一遍。這里有一個(gè)非常容易踩的坑示波器探頭本身就是負(fù)載高速信號(hào)測(cè)量時(shí)探頭會(huì)改變被測(cè)點(diǎn)的信號(hào)質(zhì)量。所以我做實(shí)測(cè)時(shí)通常關(guān)注三個(gè)點(diǎn)測(cè)試點(diǎn)選擇優(yōu)先選鏈路末端的接收端焊盤實(shí)在不方便測(cè)就選靠近接收端的測(cè)試過孔。要注意探測(cè)點(diǎn)引入的Stub會(huì)影響信號(hào)能用插值法或者差分探頭就近探測(cè)就不要用長地線探頭。眼圖測(cè)量用示波器的眼圖模式配合時(shí)鐘恢復(fù)功能測(cè)量。眼圖開啟情況、眼高眼寬、抖動(dòng)值這些指標(biāo)要跟仿真的預(yù)期做對(duì)比。誤碼率測(cè)試普通示波器的眼圖測(cè)量只能測(cè)到一定誤碼率量級(jí)要真正驗(yàn)證系統(tǒng)的誤碼率得用誤碼儀配合時(shí)鐘恢復(fù)做長時(shí)間的壓力測(cè)試。3.3 實(shí)測(cè)與仿真對(duì)標(biāo)的常見偏差來源實(shí)測(cè)和仿真結(jié)果通常不會(huì)完全一致偏差來源要心里有數(shù)偏差來源影響表現(xiàn)應(yīng)對(duì)方法模型精度不足眼圖比較仿真偏小/偏大用實(shí)測(cè)S參數(shù)反向修正模型測(cè)試探頭負(fù)載波形變形、邊沿變緩使用有源差分探頭參考平面不連續(xù)阻抗突變、額外諧振檢查Layout線下開槽、過孔區(qū)域回流路徑溫度漂移高溫下裕量下降溫度掃描仿真熱機(jī)實(shí)測(cè)電源噪聲耦合抖動(dòng)偏大同步測(cè)PDN阻抗找頻點(diǎn)3.4 高速測(cè)試儀器的選型經(jīng)驗(yàn)做高速數(shù)字電路測(cè)試儀器選型是個(gè)繞不開的門檻。重點(diǎn)說一下我自己用下來的感受示波器帶寬建議至少是信號(hào)基波頻率的3倍以上最好能到5倍。比如測(cè)試10Gbps的信號(hào)你需要至少20GHz帶寬的示波器。帶寬不夠的時(shí)候?qū)崪y(cè)的眼圖會(huì)比真實(shí)的小很多容易誤判設(shè)計(jì)失敗。差分探頭有源差分探頭在高速測(cè)試?yán)飵缀跏潜匦杵匪馨压材Ｔ肼曇种频舾咏鎸?shí)差分信號(hào)。探頭的帶寬要與示波器帶寬匹配。誤碼儀做系統(tǒng)級(jí)驗(yàn)證時(shí)誤碼儀比示波器更能說明問題。眼圖是瞬態(tài)視角誤碼率是統(tǒng)計(jì)視角。二者結(jié)合起來看才有意義。TDR測(cè)阻抗連續(xù)性和走線長度特別好用。尤其是在排查信號(hào)完整性問題時(shí)TDR波形能直接告訴你鏈路中哪個(gè)位置阻抗發(fā)生了突變省去盲猜。4. 高速數(shù)字電路仿真的未來趨勢(shì)與方向4.1 人工智能輔助設(shè)計(jì)開始落地這兩年AI輔助硬件設(shè)計(jì)已經(jīng)從概念走向?qū)嵱眯则?yàn)證。在高速數(shù)字電路領(lǐng)域AI最大的價(jià)值在于處理“參數(shù)空間搜索”和“多目標(biāo)優(yōu)化”。舉個(gè)例子一個(gè)高速SerDes鏈路影響接收端眼圖的參數(shù)可能有幾十個(gè)驅(qū)動(dòng)強(qiáng)度、端接阻值、均衡器抽頭系數(shù)、去加重電平、走線長度、過孔位置、參考平面開槽等。傳統(tǒng)仿真做參數(shù)掃描人要在仿真工具里手動(dòng)設(shè)置掃參范圍一次跑幾十幾百個(gè)組合效率很低?，F(xiàn)在主流仿真工具都開始嵌入優(yōu)化引擎用AI算法自動(dòng)搜索最優(yōu)參數(shù)組合目標(biāo)函數(shù)可以是眼圖高度、抖動(dòng)值、誤碼率預(yù)測(cè)值或綜合成本。我實(shí)際用下來AI優(yōu)化最大的好處不是“找到最優(yōu)解”而是“快速揭示參數(shù)敏感度”。比如跑完一輪優(yōu)化之后工具會(huì)告訴你哪些參數(shù)對(duì)結(jié)果影響最大、哪些參數(shù)幾乎無關(guān)。這個(gè)信息比單純拿到一組最優(yōu)參數(shù)有價(jià)值得多因?yàn)槟銚?jù)此可以把Layout的設(shè)計(jì)重點(diǎn)放在最敏感的參數(shù)上。4.2 芯片-封裝-板級(jí)協(xié)同仿真成型過去芯片設(shè)計(jì)、封裝設(shè)計(jì)、PCB設(shè)計(jì)是在不同工具里各做各的然后靠經(jīng)驗(yàn)在邊界處做一些余量預(yù)留。這樣的問題在于邊界處的優(yōu)化往往被忽略了或者過度設(shè)計(jì)導(dǎo)致成本上升?，F(xiàn)在芯片封裝協(xié)同仿真的趨勢(shì)越來越明顯芯片廠商會(huì)提供包含die、封裝在內(nèi)的S參數(shù)模型板級(jí)設(shè)計(jì)師可以直接把這個(gè)模型導(dǎo)入鏈路仿真而不是簡(jiǎn)化成一個(gè)近似模型。這樣做的好處是可以準(zhǔn)確評(píng)估封裝寄生對(duì)系統(tǒng)眼圖的影響甚至能做跨邊界優(yōu)化比如調(diào)整片內(nèi)均衡參數(shù)來補(bǔ)償PCB走線損耗。這項(xiàng)技術(shù)對(duì)大廠的優(yōu)勢(shì)比較明顯小團(tuán)隊(duì)如果拿不到芯片廠的高精度模型也可以用公開的IBIS模型配合廠家的封裝S參數(shù)至少能在系統(tǒng)級(jí)把封裝影響兜住。4.3 數(shù)字孿生與自動(dòng)化設(shè)計(jì)驗(yàn)證數(shù)字孿生概念在高速設(shè)計(jì)領(lǐng)域的落地路徑很清楚把設(shè)計(jì)、仿真、測(cè)試數(shù)據(jù)全量關(guān)聯(lián)形成一條閉環(huán)數(shù)據(jù)鏈。具體來說是設(shè)計(jì)階段生成仿真模型仿真結(jié)束生成設(shè)計(jì)規(guī)則和生產(chǎn)文件樣品測(cè)試階段測(cè)試數(shù)據(jù)自動(dòng)對(duì)回仿真基準(zhǔn)庫如果出現(xiàn)偏差系統(tǒng)自動(dòng)標(biāo)記并提示設(shè)計(jì)人員回看是哪個(gè)環(huán)節(jié)出了偏差。這套體系跑起來之后設(shè)計(jì)的可追溯性會(huì)非常好對(duì)團(tuán)隊(duì)的能力沉淀很有幫助。配套的自動(dòng)化趨勢(shì)是“一鍵式”或“低代碼化”仿真流程。以前仿真工程師要手動(dòng)建工程、導(dǎo)入模型、配置激勵(lì)、設(shè)置掃描參數(shù)現(xiàn)在很多工具提供了模板化、批處理化和腳本接口。工程實(shí)測(cè)里我們團(tuán)隊(duì)把常規(guī)的DDR讀寫時(shí)序仿真做成標(biāo)準(zhǔn)腳本新項(xiàng)目只需輸入芯片型號(hào)和PCB疊層參數(shù)腳本自動(dòng)完成所有設(shè)置一晚上掛機(jī)跑完所有工況第二天直接看報(bào)告。這個(gè)效率提升是量級(jí)上的。4.4 測(cè)試技術(shù)與仿真的融合加深測(cè)試技術(shù)本身也在隨著鏈路速率提升而演進(jìn)。傳統(tǒng)的時(shí)域測(cè)試用示波器看眼圖和頻域測(cè)試用VNA測(cè)S參數(shù)正在被整合到統(tǒng)一平臺(tái)上。新一代的測(cè)試方案趨向于一臺(tái)儀器同時(shí)完成時(shí)域波形測(cè)量、頻域阻抗測(cè)量、S參數(shù)測(cè)量誤碼儀內(nèi)置信道仿真功能可以在測(cè)試環(huán)境里注入不同的信道損傷來評(píng)估芯片容限測(cè)試結(jié)果可以直接導(dǎo)出為標(biāo)準(zhǔn)格式的回放模型反哺給仿真工具做對(duì)標(biāo)。留給硬件工程師的建議是不要把仿真的邊界停在實(shí)驗(yàn)室門口。仿真是你判斷測(cè)試結(jié)果的重要參照測(cè)試數(shù)據(jù)也是校準(zhǔn)仿真模型的重要依據(jù)兩者交替迭代才能把設(shè)計(jì)精度兜住。5. 常見問題與排查技巧實(shí)錄5.1 仿真不收斂怎么破用過Cadence等工具做瞬態(tài)仿真的朋友多半都見過“仿真不收斂”這個(gè)讓人頭大的情況。這里說幾個(gè)行之有效的排查方法先看模型本身IBIS模型或SPICE模型里有沒有不合理的參數(shù)比如負(fù)電容、超大電感、不連續(xù)的分段線性曲線。模型里微小的數(shù)值異常往往會(huì)直接導(dǎo)致不收斂。調(diào)整仿真步長和算法瞬態(tài)仿真的最大步長設(shè)太大容易跳過關(guān)鍵瞬態(tài)過程導(dǎo)致不收斂。把最大步長改小同時(shí)選用具有誤差控制的積分算法比如Gear法或Trapezoidal法很多情況下能解決。增加初始條件的合理性給電路設(shè)置一個(gè)合理的初始工作點(diǎn)DC工作點(diǎn)先算準(zhǔn)再跑瞬態(tài)。尤其是帶反饋環(huán)路的電路初始工作點(diǎn)偏離實(shí)際太遠(yuǎn)就容易振蕩發(fā)散。檢查是否有死循環(huán)的邏輯器件數(shù)字電路和模擬電路混合仿真時(shí)數(shù)字器件的復(fù)位狀態(tài)、初值設(shè)置不對(duì)也會(huì)導(dǎo)致仿真不收斂。5.2 模型缺失時(shí)的替代方案很多工程師在仿真時(shí)遇到的最大障礙是芯片廠給的IBIS模型有問題或者干脆拿不到高速模型。這種情況下我的處理建議是拿不到IBIS模型時(shí)先用行為級(jí)模型代替。芯片I/O端口的特性無非是輸出阻抗、擺率、電壓擺幅用理想電壓源串電阻也能湊出一版初步結(jié)果做方案評(píng)估勉強(qiáng)夠用。模型參數(shù)不全時(shí)優(yōu)先用廠商提供的IBIS模型的“Typical”參數(shù)不要一上來就用“Slow”或“Fast”邊界。先把中間點(diǎn)跑通再考慮跑邊界。連接器這類無源器件如果拿不到廠商S參數(shù)可以先查公開的標(biāo)準(zhǔn)參數(shù)或者干脆用簡(jiǎn)化的集中參數(shù)模型。無源器件的參數(shù)相對(duì)可預(yù)測(cè)對(duì)結(jié)果的影響沒有芯片模型那么敏感。5.3 仿真和實(shí)測(cè)差得遠(yuǎn)先查測(cè)試方法我遇到過不止一次“仿真眼圖很好實(shí)測(cè)眼圖很差”的情況。排查到最后往往是測(cè)試方法的問題而不是設(shè)計(jì)的問題。檢查順序通常是這樣探頭帶寬是否足夠探頭地線是否太長長地線就等于給被測(cè)點(diǎn)加了個(gè)串聯(lián)電感等于制造了一個(gè)新的反射點(diǎn)。測(cè)試點(diǎn)的位置選對(duì)了嗎如果測(cè)試點(diǎn)離接收端引腳太遠(yuǎn)那你測(cè)到的信號(hào)包含了額外的走線效應(yīng)自然比仿真里接收端的信號(hào)差。示波器的采樣率和帶寬設(shè)置是否正確有沒有開啟足夠長的存儲(chǔ)深度來積累足夠多的碼型5.4 高速設(shè)計(jì)中的端接與拓?fù)浼?xì)節(jié)有朋友問過我為什么同樣的芯片和PCB走線別人做的沒問題我的卻總是信號(hào)過不了。仔細(xì)觀察下來很多問題出在端接和拓?fù)渖隙皇恰案咚佟北旧砩?。端接的本質(zhì)是阻抗匹配目標(biāo)是把反射降到最低。點(diǎn)對(duì)點(diǎn)拓?fù)渫ǔＳ迷炊舜?lián)端接源端輸出阻抗加串阻等于走線阻抗或者末端并聯(lián)端接接收端并聯(lián)端接電阻到地或到端接電壓。而多負(fù)載拓?fù)浔热鏒DR的Fly-by拓?fù)渚透v究一點(diǎn)末端要接匹配電阻到端接電壓中途的T型分支要盡量靠近負(fù)載端避免分支線的Stub效應(yīng)。仿真在這里的作用就是跑一版“不加端接”和“加不同端接”的對(duì)比直接看反射噪聲和振鈴的差別。實(shí)測(cè)下來很多“看起來不加端接也能跑”的低速信號(hào)在高速化之后不加端接就是系統(tǒng)不穩(wěn)定的定時(shí)炸彈。5.5 電源完整性對(duì)高速信號(hào)的影響最后提一個(gè)常被忽略的方面電源完整性。高速數(shù)字電路的信號(hào)質(zhì)量和PDN電源分配網(wǎng)絡(luò)的質(zhì)量強(qiáng)相關(guān)。如果電源平面阻抗過高開關(guān)噪聲會(huì)在電源和地平面上產(chǎn)生電壓波動(dòng)這個(gè)波動(dòng)會(huì)耦合到信號(hào)通道上表現(xiàn)為抖動(dòng)增大、眼圖變差。所以我在做高速設(shè)計(jì)時(shí)會(huì)同步做PDN目標(biāo)阻抗核算目標(biāo)阻抗的計(jì)算思路是Ztarget (Vdd × Vripple%) / Imax。比如DDR4的VDD是1.2V允許3%的紋波最大瞬態(tài)電流假設(shè)是3A那么目標(biāo)阻抗大約是12mΩ。這個(gè)指標(biāo)意味著整個(gè)PDN在所有相關(guān)頻點(diǎn)上的阻抗都不能超過12mΩ。要做到這一步就必須對(duì)去耦電容的容量、數(shù)量和放置位置做仿真優(yōu)化而不能只靠一層瓷片電容了事。PCB設(shè)計(jì)規(guī)則里高速信號(hào)的回流路徑不要被開槽、分割的平面截?cái)啾举|(zhì)也是電源完整性的一部分回流路徑截?cái)鄷?huì)導(dǎo)致回流電流繞路在繞路路徑上形成輻射和串?dāng)_。這些細(xì)節(jié)都是在實(shí)戰(zhàn)里驗(yàn)證過的“真問題”。6. 結(jié)語把仿真和測(cè)試焊成一個(gè)閉環(huán)高速數(shù)字電路仿真設(shè)計(jì)與測(cè)試在我看來從來不是一個(gè)“點(diǎn)技能”而是一條方法論鏈。從最初的概念評(píng)估、方案選型到中間的規(guī)則制定、Layout協(xié)同再到樣品階段的測(cè)試對(duì)標(biāo)、問題定位仿真和測(cè)試必須串成閉環(huán)每一環(huán)節(jié)的數(shù)據(jù)都在下一個(gè)環(huán)節(jié)里產(chǎn)生價(jià)值。我個(gè)人在實(shí)際項(xiàng)目里的體會(huì)是仿真精度不是越高越好而是越可控越好。愿意花時(shí)間去理解模型輸入、校準(zhǔn)模型邊界、建立仿測(cè)對(duì)照基準(zhǔn)的團(tuán)隊(duì)在高速設(shè)計(jì)的項(xiàng)目上返板次數(shù)和調(diào)試周期都會(huì)顯著低于平均值。最后分享一個(gè)小技巧把每個(gè)項(xiàng)目的仿真配置、模型來源、實(shí)測(cè)對(duì)標(biāo)結(jié)果整理成標(biāo)準(zhǔn)模板。新項(xiàng)目來了直接套模板跑第一版所有的決策依據(jù)和踩坑記錄都在里面。這套東西積累兩三個(gè)項(xiàng)目之后你再看自己的高速設(shè)計(jì)效率會(huì)有非常直觀的提升。