做數(shù)字IC設(shè)計(jì)這行AMBA總線幾乎是繞不開的一課而APB又是整個(gè)AMBA家族里結(jié)構(gòu)最簡(jiǎn)單、最容易被忽視、卻最容易在項(xiàng)目后期翻車的一環(huán)。我這些年做過SoC集成、也做過外設(shè)IP的獨(dú)立設(shè)計(jì)踩過APB的坑不算少低功耗外設(shè)掛不上去、橋接后讀寫時(shí)序?qū)Σ积R、仿真過了上板卻讀到臟數(shù)據(jù)這些問題的根子往往都出在對(duì)APB協(xié)議理解得不夠透徹。這篇總結(jié)我打算把AMBA總線、APB協(xié)議、APB時(shí)序、APB總線這些核心內(nèi)容從頭到尾捋一遍重點(diǎn)講清楚APB到底是什么、它能做什么、適合誰來參考。不管你是剛接觸總線協(xié)議的學(xué)生還是已經(jīng)寫過幾個(gè)AHB從機(jī)、正準(zhǔn)備補(bǔ)上APB這塊拼圖的老手我都盡量用一線工程師的口吻把原理、時(shí)序、代碼、驗(yàn)證和踩坑經(jīng)驗(yàn)一次性講明白讓你看完就能直接動(dòng)手寫一個(gè)能跑的APB從機(jī)。1. AMBA家族地圖與APB的生態(tài)位1.1 AMBA的幾代演進(jìn)和協(xié)議分工很多人學(xué)AMBA的時(shí)候腦子里是一團(tuán)漿糊覺得AXI、AHB、APB好像都能干同樣的事區(qū)別無非是快和慢。這個(gè)理解其實(shí)不太對(duì)。AMBA是ARM提出的一套片上互連規(guī)范從最早的AMBA 1.0到現(xiàn)在的AMBA 5核心思路一直沒變用不同的協(xié)議去覆蓋不同性能、不同功耗、不同復(fù)雜度的場(chǎng)景而不是用一個(gè)協(xié)議打天下。我把幾個(gè)主流協(xié)議擺在一起對(duì)比一下就清楚了。AXI4面向的是高帶寬、高并發(fā)、亂序訪問的場(chǎng)景比如DDR控制器、GPU、DMA這類主設(shè)備它的讀寫通道獨(dú)立、支持多筆未完成事務(wù)、支持突發(fā)長(zhǎng)度可配AHB是較早期的總線面向中等性能、流水線式訪問一次傳輸一個(gè)地址相位加一個(gè)數(shù)據(jù)相位結(jié)構(gòu)比AXI簡(jiǎn)單很多而APBAdvanced Peripheral Bus高級(jí)外設(shè)總線定位非常明確——它就是給那些對(duì)帶寬毫無要求、只需要寄存器讀寫的外設(shè)用的。協(xié)議定位典型主/從設(shè)備帶寬復(fù)雜度AXI4高性能、高并發(fā)DDR、DMA、GPU極高高AHB中高性能、流水線SRAM、Flash控制器中高中APB低帶寬、寄存器訪問UART、I2C、GPIO、Timer低極低這個(gè)表不是隨便列的它背后的邏輯是面積和功耗的權(quán)衡。你讓一個(gè)GPIO模塊去實(shí)現(xiàn)一套AXI4接口光是握手信號(hào)的寄存器就要多出幾百個(gè)綜合出來的面積和靜態(tài)功耗完全不劃算。而APB只有一套地址、數(shù)據(jù)、控制信號(hào)狀態(tài)機(jī)簡(jiǎn)單到用兩段代碼就能描述清楚正好匹配這類偶爾被配置一下、平時(shí)基本不干活的外設(shè)。1.2 APB的適用邊界為什么慢速外設(shè)都?xì)w它管搞清楚APB適合管什么比記住它的信號(hào)名更重要。我的一般判斷標(biāo)準(zhǔn)是這樣的如果一個(gè)外設(shè)的訪問模式是少量、離散、非周期性的寄存器讀寫并且對(duì)延遲不敏感那就用APB。舉個(gè)實(shí)際的例子。一個(gè)UART模塊CPU要配置波特率分頻系數(shù)、數(shù)據(jù)位寬、停止位數(shù)、校驗(yàn)方式這些寄存器加起來也就十來個(gè)而且通常只在初始化時(shí)寫一次之后就是讀寫數(shù)據(jù)寄存器一個(gè)I2C控制器配置時(shí)鐘分頻、從機(jī)地址、中斷使能同樣是寄存器操作。這些場(chǎng)景的共同點(diǎn)是單次訪問就是一個(gè)32位或者更小的讀寫沒有突發(fā)、沒有流水線、不需要高吞吐。那APB不適合什么它不適合掛存儲(chǔ)器因?yàn)榇鎯?chǔ)器要的是連續(xù)突發(fā)訪問APB一次只能傳一個(gè)數(shù)據(jù)它也不適合掛高吞吐的數(shù)據(jù)通道比如視頻流、以太網(wǎng)數(shù)據(jù)路徑那些應(yīng)該走AHB或者AXI。我見過有項(xiàng)目為了省事把一大塊SRAM掛在APB上結(jié)果CPU取指的時(shí)候每次都要等好幾個(gè)周期性能直接崩掉。這不是協(xié)議的問題是選型的問題。還有一個(gè)容易被忽略的點(diǎn)APB通常是二級(jí)外設(shè)總線也就是說它往往掛在AHB或AXI這類高性能總線的下面通過一個(gè)橋Bridge接出來。CPU訪問外設(shè)的路徑是CPU → AHB/AXI → APB Bridge → APB外設(shè)。這個(gè)層級(jí)關(guān)系決定了APB的另一個(gè)特點(diǎn)——它不需要獨(dú)立的仲裁器因?yàn)橥粫r(shí)刻只有橋這一個(gè)主設(shè)備在訪問它。這是APB結(jié)構(gòu)簡(jiǎn)單的根本原因也是很多人第一次看APB協(xié)議時(shí)覺得怎么連仲裁都沒有的原因。2. APB的信號(hào)體系與兩相狀態(tài)機(jī)2.1 信號(hào)清單逐個(gè)拆開講APB的信號(hào)不多但每一個(gè)都有明確的時(shí)序約束我先把它們列全再講容易搞混的地方。下面這張表我按APB4的版本整理APB5新增的幾個(gè)低功耗信號(hào)我在后面單獨(dú)說。信號(hào)名方向位寬說明PCLK輸入1總線時(shí)鐘所有傳輸同步到它的上升沿PRESETn輸入1低電平有效的異步復(fù)位PADDR主→從通常8~32地址總線PSELx主→從1每個(gè)從機(jī)一根選中信號(hào)PENABLE主→從1使能信號(hào)標(biāo)記ACCESS相位PWRITE主→從1高為寫低為讀PWDATA主→從通常32寫數(shù)據(jù)PRDATA從→主通常32讀數(shù)據(jù)PREADY從→主1從機(jī)就緒可拉低插入等待PSLVERR從→主1傳輸錯(cuò)誤指示PPROT主→從3保護(hù)屬性APB4PSTRB主→從4字節(jié)選通APB4這里有幾個(gè)細(xì)節(jié)值得單獨(dú)拎出來。第一PSEL是每個(gè)從機(jī)一根不是廣播式的這是APB地址譯碼的直接體現(xiàn)——橋或者譯碼器根據(jù)地址把對(duì)應(yīng)從機(jī)的PSEL拉高其他從機(jī)的PSEL保持為低。第二PENABLE只有一個(gè)它不區(qū)分讀寫也不區(qū)分從機(jī)是全局的。第三PREADY和PSLVERR是每個(gè)從機(jī)獨(dú)立輸出的因?yàn)樗鼈円答伕髯缘臓顟B(tài)。我在實(shí)際項(xiàng)目里見過有人把PSEL和PENABLE搞反了用途以為PSEL是訪問有效、PENABLE是訪問開始結(jié)果寫出來的從機(jī)在SETUP相位就動(dòng)了寄存器。這個(gè)錯(cuò)誤很典型根源是沒理解APB的兩相結(jié)構(gòu)。2.2 SETUP-ACCESS兩相結(jié)構(gòu)為什么這么設(shè)計(jì)APB的一次傳輸嚴(yán)格分成兩個(gè)相位——SETUP相位和ACCESS相位中間沒有第三個(gè)。這個(gè)結(jié)構(gòu)是理解APB時(shí)序的關(guān)鍵。在SETUP相位主設(shè)備做三件事把地址放到PADDR上、把PWRITE設(shè)置好、把對(duì)應(yīng)從機(jī)的PSEL拉高同時(shí)把PENABLE保持為低。這個(gè)相位的本質(zhì)是**預(yù)告**——告訴從機(jī)我馬上要訪問你地址和方向在這兒了你先準(zhǔn)備著。注意這個(gè)相位里完成的是地址和控制的建立setup數(shù)據(jù)還沒到。在ACCESS相位主設(shè)備把PENABLE拉高表示正式開始。寫操作時(shí)PWDATA在這個(gè)相位有效從機(jī)采樣讀操作時(shí)從機(jī)在這個(gè)相位把PRDATA驅(qū)動(dòng)出來。如果從機(jī)需要更多時(shí)間就把PREADY拉低主設(shè)備會(huì)保持ACCESS相位不變直到PREADY拉高傳輸才算結(jié)束。為什么APB要設(shè)計(jì)成兩相而不是像AHB那樣流水我的理解是為了給從機(jī)留出充足的譯碼和準(zhǔn)備時(shí)間同時(shí)把時(shí)序路徑切短。在SETUP相位從機(jī)可以拿PSEL和PADDR去做地址譯碼、準(zhǔn)備寄存器選擇信號(hào)到了ACCESS相位從機(jī)只需要在PENABLE和PREADY的控制下完成真正的讀寫。這種先建立、后使能的做法讓從機(jī)的組合邏輯路徑更短更容易在低頻下收斂時(shí)序這也是為什么APB能容忍更低的設(shè)計(jì)成本。一個(gè)容易踩的坑是SETUP相位只有一拍不能延長(zhǎng)。協(xié)議規(guī)定SETUP到ACCESS的過渡必須在一個(gè)時(shí)鐘周期內(nèi)完成如果從機(jī)來不及只能在ACCESS相位用PREADY拉低來插等待不能在SETUP相位停。我早期寫過一個(gè)從機(jī)試圖在SETUP相位插等待結(jié)果仿真波形看著能動(dòng)但和標(biāo)準(zhǔn)主設(shè)備對(duì)接時(shí)直接掛死。3. APB讀寫時(shí)序逐拍拆解3.1 寫傳輸從SETUP到完成的完整過程寫傳輸是最直觀的我按拍數(shù)拆一遍。假設(shè)地址為0x10數(shù)據(jù)為0xDEADBEEF從機(jī)不需要等待。第一拍T1SETUP相位主設(shè)備驅(qū)動(dòng)PADDR0x10PWRITE1PSEL1PENABLE0PWDATA此時(shí)可以是任意值協(xié)議不要求在SETUP相位提供有效寫數(shù)據(jù)但很多實(shí)現(xiàn)會(huì)提前驅(qū)動(dòng)。這一拍結(jié)束時(shí)從機(jī)已經(jīng)知道要往0x10寫入。第二拍T2ACCESS相位主設(shè)備保持PADDR、PWRITE、PSEL不變把PENABLE拉高為1同時(shí)驅(qū)動(dòng)PWDATA0xDEADBEEF。從機(jī)在這一拍的時(shí)鐘上升沿采樣PWDATA如果PREADY為高默認(rèn)情況寫操作這一拍就算完成了。第三拍T3結(jié)束主設(shè)備撤銷PENABLE、PSEL進(jìn)入下一次傳輸?shù)腟ETUP或者讓總線空閑。這里有個(gè)非常關(guān)鍵的約束PWDATA必須在ACCESS相位保持穩(wěn)定并且要在ACCESS相位的時(shí)鐘上升沿之前建立好。如果從機(jī)在ACCESS相位用PREADY拉了等待那么主設(shè)備必須保持PWDATA不變直到PREADY拉高的那一拍才允許變化。我見過一個(gè)從機(jī)設(shè)計(jì)在等待期間誤以為PWDATA會(huì)保持結(jié)果主設(shè)備因?yàn)榻M合邏輯原因?qū)е聰?shù)據(jù)抖動(dòng)寫進(jìn)了錯(cuò)誤值。穩(wěn)妥的做法是從機(jī)在PREADY拉高之前只在最終的時(shí)鐘邊沿采樣PWDATA中間狀態(tài)一概忽略。3.2 讀傳輸與等待插入的實(shí)際處理讀傳輸和寫傳輸前半段完全一樣SETUP相位給地址、方向PWRITE0、PSELACCESS相位拉高PENABLE。區(qū)別在于數(shù)據(jù)流向反了——從機(jī)要在ACCESS相位把PRDATA驅(qū)動(dòng)出來主設(shè)備在PREADY拉高的那一拍采樣。讀傳輸最容易出問題的地方是PRDATA的驅(qū)動(dòng)時(shí)機(jī)。協(xié)議建議從機(jī)在ACCESS相位才驅(qū)動(dòng)PRDATA不要在SETUP相位就驅(qū)動(dòng)因?yàn)榇藭r(shí)從機(jī)可能還沒被完全選中PSEL雖然為高但地址譯碼可能還沒穩(wěn)定。如果你的從機(jī)是組合邏輯輸出PRDATA那么它會(huì)隨PADDR變化而變化這在多從機(jī)系統(tǒng)里會(huì)造成總線上的數(shù)據(jù)沖突。我的習(xí)慣做法是讀數(shù)據(jù)要么用寄存器在ACCESS相位鎖存輸出要么明確用PENABLE做門控避免在SETUP相位把數(shù)據(jù)推上總線。等待插入Wait State是APB里非常實(shí)用的機(jī)制。從機(jī)只要在ACCESS相位把PREADY拉低主設(shè)備就會(huì)保持當(dāng)前ACCESS相位的一切信號(hào)不變一個(gè)周期一個(gè)周期地等下去直到PREADY被拉高。這個(gè)機(jī)制可以用來適配慢速外設(shè)比如某些外設(shè)寄存器需要通過較長(zhǎng)的組合邏輯才能讀出結(jié)果或者需要跨時(shí)鐘域同步。注意PREADY的默認(rèn)值是高。如果你在設(shè)計(jì)從機(jī)時(shí)忘了驅(qū)動(dòng)PREADY它可能會(huì)綜合成一個(gè)懸空或恒定低電平導(dǎo)致總線永久等待。這是新手最常見的總線掛死原因之一。3.3 APB4與APB5的擴(kuò)展信號(hào)APB演進(jìn)到現(xiàn)在主要的擴(kuò)展都集中在安全和低功耗上。APB4引入了PPROT和PSTRB。PPROT是保護(hù)屬性三位分別表示特權(quán)/用戶、安全/非安全、數(shù)據(jù)/指令主要用于權(quán)限檢查從機(jī)可以據(jù)此決定是否拒絕訪問。PSTRB是字節(jié)選通四位對(duì)應(yīng)32位數(shù)據(jù)的四個(gè)字節(jié)寫操作時(shí)只有選通的字節(jié)會(huì)被真正寫入這對(duì)外設(shè)寄存器的字節(jié)寫場(chǎng)景很有用。我做過的一個(gè)項(xiàng)目里軟件要用字節(jié)寫的方式改一個(gè)32位配置寄存器的某幾個(gè)位沒有PSTRB就只能讀改寫有了PSTRB直接一次寫搞定。APB5在低功耗方向加了PWAKEUP以及一組用戶自定義信號(hào)PAUSER、PWUSER、PRUSER、PBUSER。PWAKEUP用于喚醒請(qǐng)求配合電源管理單元使用。用戶自定義信號(hào)則是留給SoC廠商做私有擴(kuò)展的比如加ECC校驗(yàn)位、加sideband信息。這些信號(hào)在基礎(chǔ)設(shè)計(jì)里用得不多但如果你要做低功耗SoC遲早會(huì)碰到。4. 從零寫一個(gè)APB從機(jī)4.1 接口定義與參數(shù)化設(shè)計(jì)前面講了這么多原理落到代碼上其實(shí)很清爽。我給一個(gè)參數(shù)化的APB從機(jī)模板寄存器數(shù)量、地址寬度、數(shù)據(jù)寬度都可以配。這個(gè)模板我用了很多次改改寄存器映射就能直接塞進(jìn)項(xiàng)目。module apb_slave #( parameter ADDR_WIDTH 12, parameter DATA_WIDTH 32, parameter NUM_REGS 16 )( input wire PCLK, input wire PRESETn, // APB 接口 input wire [ADDR_WIDTH-1:0] PADDR, input wire PSEL, input wire PENABLE, input wire PWRITE, input wire [DATA_WIDTH-1:0] PWDATA, input wire [DATA_WIDTH/8-1:0] PSTRB, output reg [DATA_WIDTH-1:0] PRDATA, output wire PREADY, output wire PSLVERR ); // 寄存器組 reg [DATA_WIDTH-1:0] regs [0:NUM_REGS-1]; // 地址譯碼 wire [3:0] reg_index PADDR[5:2]; wire addr_hit (PADDR[ADDR_WIDTH-1:6] 0) (reg_index NUM_REGS); // 傳輸有效標(biāo)志 wire write_en PSEL PENABLE PWRITE addr_hit; wire read_en PSEL PENABLE ~PWRITE addr_hit; integer i; always (posedge PCLK or negedge PRESETn) begin if (!PRESETn) begin for (i 0; i NUM_REGS; i i 1) regs[i] {DATA_WIDTH{1b0}}; end else if (write_en) begin // 字節(jié)選通寫 for (i 0; i DATA_WIDTH/8; i i 1) if (PSTRB[i]) regs[reg_index][i*8 : 8] PWDATA[i*8 : 8]; end end // 讀邏輯ACCESS 相位輸出 always (*) begin if (read_en) PRDATA regs[reg_index]; else PRDATA {DATA_WIDTH{1b0}}; end // 本設(shè)計(jì)無等待周期、無錯(cuò)誤 assign PREADY 1b1; assign PSLVERR 1b0; endmodule4.2 寫通道實(shí)現(xiàn)里的幾個(gè)關(guān)鍵點(diǎn)上面這段寫邏輯看著簡(jiǎn)單但有幾個(gè)點(diǎn)必須講清楚否則你復(fù)制過去可能跑不通。第一寫使能的組合條件里同時(shí)包含了PSEL、PENABLE、PWRITE。這就是ACCESS相位才動(dòng)寄存器的落地。很多新手只寫PSEL PWRITE結(jié)果在SETUP相位就把數(shù)據(jù)寫進(jìn)去了而SETUP相位的數(shù)據(jù)可能還沒建立穩(wěn)定寫進(jìn)去的值就是隨機(jī)的。第二地址譯碼邏輯要覆蓋越界情況。我用了PADDR[ADDR_WIDTH-1:6] 0來判斷高位地址是否為0加上reg_index NUM_REGS來防止訪問不存在的寄存器。如果地址超出范圍addr_hit為0write_en和read_en都不成立從機(jī)不響應(yīng)這是合理的默認(rèn)行為。但你也可以選擇拉高PSLVERR上報(bào)錯(cuò)誤看系統(tǒng)需求。第三PSTRB的處理。字節(jié)選通寫用了一個(gè)for循環(huán)逐字節(jié)判斷。綜合工具一般能把它展成并行的寫使能邏輯不會(huì)真的生成循環(huán)。如果你的綜合報(bào)告里發(fā)現(xiàn)這里變成了移位結(jié)構(gòu)說明工具沒優(yōu)化好建議手動(dòng)展開成case或者直接用位選。4.3 讀通道與PREADY的靈活生成讀邏輯我用的是組合輸出PRDATA直接跟隨read_en。這種寫法在低頻下沒問題但在高頻下regs[reg_index]是一個(gè)較大的多路選擇器輸出到PRDATA的路徑可能成為關(guān)鍵路徑。如果你的APB時(shí)鐘跑到100MHz以上建議改成寄存器輸出在ACCESS相位用一個(gè)寄存器把讀數(shù)據(jù)鎖存一拍代價(jià)是讀延遲增加一個(gè)周期但時(shí)序會(huì)好很多。PREADY的生成是體現(xiàn)從機(jī)靈活性的地方。一個(gè)需要等待的從機(jī)可以這樣寫// 一個(gè)需要 2 拍等待的從機(jī)示例 reg [1:0] wait_cnt; always (posedge PCLK or negedge PRESETn) begin if (!PRESETn) wait_cnt 2d0; else if (PSEL PENABLE ~PREADY) wait_cnt wait_cnt 1b1; else if (!(PSEL PENABLE)) wait_cnt 2d0; end assign PREADY (wait_cnt 2d2);這段邏輯的含義是進(jìn)入ACCESS相位后wait_cnt從0開始計(jì)數(shù)數(shù)到2時(shí)PREADY拉高總共插入2個(gè)等待周期。這里有個(gè)細(xì)節(jié)——wait_cnt的遞增條件是PSEL PENABLE ~PREADY即只在還沒就緒的ACCESS相位里計(jì)數(shù)一旦PREADY拉高或者傳輸結(jié)束計(jì)數(shù)清零。這樣設(shè)計(jì)能保證每次傳輸?shù)牡却袨橐恢虏粫?huì)把上一次的計(jì)數(shù)值帶進(jìn)來。實(shí)操心得等待計(jì)數(shù)器一定要有明確的清零條件最好和PSEL或PENABLE掛鉤。我見過一個(gè)從機(jī)的等待計(jì)數(shù)在傳輸結(jié)束后不清零第二次訪問時(shí)直接少等了一拍導(dǎo)致采樣到錯(cuò)誤數(shù)據(jù)。這種bug在功能仿真里很難發(fā)現(xiàn)因?yàn)榧?lì)往往是單次傳輸只有連續(xù)多次傳輸才會(huì)暴露。5. APB橋接與系統(tǒng)集成要點(diǎn)5.1 AHB/APB橋的內(nèi)部結(jié)構(gòu)單獨(dú)一個(gè)APB從機(jī)沒有多少工程價(jià)值真正的場(chǎng)景是它掛在橋上、接入整個(gè)SoC。APB橋通常是從AHB或AXI轉(zhuǎn)APB承擔(dān)的核心工作有三件協(xié)議轉(zhuǎn)換、地址譯碼、以及時(shí)序適配。協(xié)議轉(zhuǎn)換的本質(zhì)是把流水的AHB事務(wù)拆成非流水的APB事務(wù)。AHB的一個(gè)傳輸有地址相位和數(shù)據(jù)相位還可能帶流水APB則是老老實(shí)實(shí)的SETUP-ACCESS。橋在AHB的地址相位拿到地址和控制先驅(qū)動(dòng)APB的SETUP再驅(qū)動(dòng)ACCESS等到APB的PREADY拉高把結(jié)果回傳給AHB。如果APB從機(jī)插了等待橋就慢慢等同時(shí)告訴AHB主設(shè)備我還沒好讓主設(shè)備保持。地址譯碼是橋的另一大職責(zé)。橋的輸入端有一個(gè)地址映射表比如0x4000_0000~0x4000_0FFF分給UART0x4000_1000~0x4000_1FFF分給I2C。橋根據(jù)地址高位判斷該選哪個(gè)從機(jī)把那一路的PSEL拉高其余保持低。這個(gè)映射表通常在RTL里用組合邏輯寫死也有用寄存器配置的看SoC的靈活度需求。5.2 集成時(shí)的時(shí)鐘復(fù)位和信號(hào)完整性把APB從機(jī)集成進(jìn)SoC有幾個(gè)坑我必須提醒。第一個(gè)是時(shí)鐘域。APB通常跑在較低頻率的外設(shè)時(shí)鐘域而AHB/AXI在高頻核心時(shí)鐘域橋內(nèi)部要做跨時(shí)鐘域同步。如果你的APB從機(jī)的PCLK直接接了核心時(shí)鐘而其他外設(shè)用了分頻時(shí)鐘那么PSEL的建立和保持關(guān)系就可能會(huì)在橋內(nèi)部出現(xiàn)亞穩(wěn)態(tài)風(fēng)險(xiǎn)。穩(wěn)妥的做法是讓整個(gè)APB子系統(tǒng)統(tǒng)一時(shí)鐘或者在橋里做好CDC。第二個(gè)是復(fù)位策略。PRESETn是異步復(fù)位、同步釋放的經(jīng)典結(jié)構(gòu)。如果你直接把PRESETn接一個(gè)純異步信號(hào)從機(jī)內(nèi)部寄存器的復(fù)位可能在不同時(shí)鐘沿上不同步導(dǎo)致復(fù)位撤銷時(shí)狀態(tài)機(jī)跳到一個(gè)非法態(tài)。我一般的做法是加一個(gè)標(biāo)準(zhǔn)的復(fù)位同步器reg [1:0] rst_sync; always (posedge PCLK or negedge PRESETn) begin if (!PRESETn) rst_sync 2b00; else rst_sync {rst_sync[0], 1b1}; end wire resetn_sync rst_sync[1];內(nèi)部邏輯全部用resetn_sync這樣復(fù)位撤銷嚴(yán)格發(fā)生在PCLK邊沿上避免亞穩(wěn)態(tài)。第三個(gè)是PSLVERR的使用。默認(rèn)情況下從機(jī)可以一直把PSLVERR拉低表示永遠(yuǎn)不報(bào)錯(cuò)。但如果你訪問了非法地址橋可能會(huì)把它轉(zhuǎn)成一個(gè)錯(cuò)誤響應(yīng)。要不要實(shí)現(xiàn)錯(cuò)誤上報(bào)取決于系統(tǒng)是否需要軟件能檢測(cè)到非法訪問。我個(gè)人的建議是在橋的譯碼邏輯里對(duì)未映射地址產(chǎn)生錯(cuò)誤響應(yīng)這樣軟件調(diào)試時(shí)能第一時(shí)間發(fā)現(xiàn)問題而不是讀到一個(gè)全0或者垃圾值。6. 驗(yàn)證與調(diào)試實(shí)錄6.1 一套夠用的測(cè)試激勵(lì)怎么寫APB從機(jī)的驗(yàn)證不需要像AXI那樣搞復(fù)雜的UVM環(huán)境一套寫讀回環(huán)的task就夠發(fā)現(xiàn)90%的問題。我的習(xí)慣是寫幾個(gè)SystemVerilog的task分別覆蓋單次寫、單次讀、寫后讀、連續(xù)寫、帶等待的寫。// 單次寫任務(wù) task apb_write(input [31:0] addr, input [31:0] data); (posedge PCLK); PADDR addr; PWRITE 1b1; PWDATA data; PSEL 1b1; PENABLE 1b0; (posedge PCLK); PENABLE 1b1; (posedge PCLK); while (!PREADY) (posedge PCLK); PSEL 1b0; PENABLE 1b0; endtask // 單次讀任務(wù) task apb_read(input [31:0] addr, output [31:0] data); (posedge PCLK); PADDR addr; PWRITE 1b0; PSEL 1b1; PENABLE 1b0; (posedge PCLK); PENABLE 1b1; (posedge PCLK); while (!PREADY) (posedge PCLK); data PRDATA; PSEL 1b0; PENABLE 1b0; endtask這兩個(gè)task的寫法有幾個(gè)講究。驅(qū)動(dòng)信號(hào)用非阻塞賦值采樣用阻塞賦值這是避免仿真競(jìng)爭(zhēng)的基本功。PREADY的等待用了while循環(huán)兼容帶等待的從機(jī)。讀數(shù)據(jù)在PREADY有效的時(shí)鐘沿之后采樣保證拿到的是穩(wěn)定值。驗(yàn)證時(shí)我一般會(huì)覆蓋這幾類場(chǎng)景復(fù)位后所有寄存器是否為0、逐個(gè)寄存器寫讀回環(huán)、連續(xù)訪問相鄰寄存器、訪問越界地址、以及帶等待狀態(tài)的從機(jī)如果你的從機(jī)有等待邏輯一定要寫一個(gè)專門測(cè)它。寫讀回環(huán)是最有價(jià)值的因?yàn)樗芡瑫r(shí)暴露寫路徑和讀路徑的問題。6.2 常見問題速查表下面這張表是我這些年debug APB問題時(shí)用得最多的幾乎每次出問題都能在里面找到對(duì)應(yīng)項(xiàng)?，F(xiàn)象可能原因排查方法總線永久等待波形上PENABLE一直高、PREADY一直低PREADY未驅(qū)動(dòng)或邏輯錯(cuò)誤檢查PREADY的默認(rèn)值和組合邏輯分支讀到的數(shù)據(jù)是全0或恒定值PRDATA未驅(qū)動(dòng)、地址譯碼未命中檢查read_en條件、地址譯碼范圍寫進(jìn)去的值和期望不符PWDATA采樣時(shí)機(jī)錯(cuò)、PSTRB未處理檢查寫使能是否含PENABLEPSTRB邏輯只在連續(xù)傳輸時(shí)出錯(cuò)等待計(jì)數(shù)器或狀態(tài)機(jī)未清零檢查復(fù)位條件是否包含傳輸結(jié)束上板后偶發(fā)讀錯(cuò)時(shí)序違例或跨時(shí)鐘域看時(shí)序報(bào)告檢查CDC同步器SETUP相位就寫寄存器寫使能漏了PENABLE寫使能必須同時(shí)包含PSEL、PENABLE這張表我建議你打印出來貼在顯示器邊上。尤其是第一條和最后一條新手幾乎必踩。6.3 我踩過的坑和幾條經(jīng)驗(yàn)分享幾個(gè)真實(shí)的坑都是文檔里不會(huì)寫的。第一個(gè)坑是**仿真通過不代表上板通過**。我做過一個(gè)APB從機(jī)仿真里讀數(shù)據(jù)用的是組合輸出時(shí)序報(bào)告也沒報(bào)違例因?yàn)榉抡嬗玫氖抢硐肽Ｐ徒Y(jié)果上板后偶爾讀到舊值。根本原因是組合路徑在實(shí)際工藝下有延遲從機(jī)的讀多路選擇器輸出到PRDATA的路徑在某個(gè)corner下超了。后來改成寄存器輸出問題消失。結(jié)論讀數(shù)據(jù)路徑如果較長(zhǎng)優(yōu)先用寄存器打一拍別圖省事。第二個(gè)坑是PSTRB的默認(rèn)值。APB4之后PSTRB是必選項(xiàng)但很多老的主設(shè)備模型或者簡(jiǎn)單的橋會(huì)把PSTRB恒定為全1。如果你的從機(jī)做了字節(jié)選通仿真時(shí)全1當(dāng)然沒問題但一旦接上一個(gè)會(huì)部分選通的主設(shè)備沒處理PSTRB的從機(jī)就會(huì)把整個(gè)32位都寫進(jìn)去覆蓋掉不該改的字節(jié)。所以從機(jī)一定要按PSTRB逐字節(jié)判斷哪怕當(dāng)前環(huán)境里PSTRB恒為全1。第三個(gè)坑是地址對(duì)齊。APB的地址通常是字對(duì)齊的PADDR的低兩位在32位訪問時(shí)可以忽略。但如果你用PADDR[1:0]去做寄存器索引就會(huì)出錯(cuò)。我一般用PADDR[5:2]之類的低位去索引寄存器確保每個(gè)寄存器占4字節(jié)地址步進(jìn)是4。如果用PADDR[3:0]直接索引相鄰寄存器的地址就重疊了。最后一個(gè)經(jīng)驗(yàn)是關(guān)于PSLVERR的默認(rèn)值。我一般默認(rèn)讓從機(jī)的PSLVERR恒為0錯(cuò)誤上報(bào)交給橋的譯碼邏輯統(tǒng)一處理。這樣做的好處是從機(jī)邏輯簡(jiǎn)單錯(cuò)誤處理集中在一處方便統(tǒng)一維護(hù)。如果你讓每個(gè)從機(jī)各自處理錯(cuò)誤最后會(huì)出現(xiàn)有的從機(jī)報(bào)錯(cuò)有的不報(bào)的混亂局面軟件完全沒法統(tǒng)一判斷。關(guān)于APB的后續(xù)擴(kuò)展如果你已經(jīng)吃透了基礎(chǔ)讀寫下一步可以研究?jī)蓚€(gè)方向一是APB5的PWAKEUP和低功耗握手這在做超低功耗SoC時(shí)是繞不開的二是自己寫一個(gè)AHB到APB的橋把地址譯碼、協(xié)議轉(zhuǎn)換、CDC完整實(shí)現(xiàn)一遍。橋?qū)懲四銓?duì)整個(gè)AMBA層級(jí)關(guān)系的理解會(huì)上一個(gè)大臺(tái)階。我自己就是寫完橋之后才真正明白為什么APB不需要仲裁、為什么慢速外設(shè)要單獨(dú)掛一條總線——這些設(shè)計(jì)選擇不是隨意的每一條都在面積、功耗、時(shí)序之間做了精確的權(quán)衡。