1. Virtuoso數(shù)模混合版圖LVS為什么總是卡在你最想不到的地方干版圖設(shè)計(jì)這行尤其是碰到數(shù)?；旌闲酒琇VS這塊硬骨頭估計(jì)每個(gè)人都啃過(guò)幾回。之前在社區(qū)里看到不少帖子在問(wèn)Virtuoso里L(fēng)VS報(bào)錯(cuò)怎么處理、Calibre LVS規(guī)則文件怎么配、網(wǎng)表怎么改、Box怎么用——這些問(wèn)題我在實(shí)際項(xiàng)目里基本全踩過(guò)一遍所以把自己的處理思路和避坑經(jīng)驗(yàn)整理一下希望能幫到正在被LVS折磨的同行。先說(shuō)說(shuō)我為啥要專門寫(xiě)數(shù)模混合版圖。純數(shù)字版圖的LVS其實(shí)相對(duì)好辦標(biāo)準(zhǔn)單元庫(kù)是經(jīng)過(guò)驗(yàn)證的后端流程也成熟跑LVS主要靠工具自動(dòng)處理。反觀數(shù)?；旌闲酒M部分有大量不對(duì)稱結(jié)構(gòu)、差分對(duì)、電流鏡還要跟數(shù)字邏輯、IO、ESD結(jié)構(gòu)混在一起電源地的連接關(guān)系經(jīng)常繞來(lái)繞去。同樣一套LVS流程放到數(shù)?；旌显O(shè)計(jì)里報(bào)錯(cuò)種類和排查難度直接翻倍。我印象最深的一次某個(gè)項(xiàng)目在LVS階段連續(xù)加班兩周最后發(fā)現(xiàn)問(wèn)題是網(wǎng)表里一個(gè)電源pin的名字跟版圖對(duì)不上導(dǎo)致幾千個(gè)器件全部報(bào)not connected——這種低級(jí)錯(cuò)誤才是真正的隱形殺手。這篇文章適合誰(shuí)看剛接觸Virtuoso版圖設(shè)計(jì)、對(duì)Calibre LVS流程還不熟的新人以及有一定經(jīng)驗(yàn)但碰到復(fù)雜數(shù)?；旌螸VS問(wèn)題想找排查思路的工程師。我會(huì)從LVS比對(duì)的基本邏輯講起把網(wǎng)表修改、Box黑盒處理、soft connect排查這幾個(gè)常見(jiàn)難點(diǎn)逐一拆開(kāi)最后分享一些我在項(xiàng)目里積累的高頻錯(cuò)誤排查技巧。LVS全稱Layout vs Schematic本質(zhì)上就是做兩件事第一從版圖里提取出器件和連接關(guān)系第二跟原理圖導(dǎo)出的網(wǎng)表做比對(duì)看兩者是否一致。聽(tīng)起來(lái)簡(jiǎn)單但實(shí)際執(zhí)行的時(shí)候工具對(duì)版圖的“理解”能力是有限的。它不會(huì)像人一樣看出某個(gè)圖形是一個(gè)MOS管而是靠規(guī)則文件里的器件識(shí)別語(yǔ)句根據(jù)圖形層的疊加關(guān)系、尺寸大小、端子形狀來(lái)判斷。這就解釋了為什么版圖里畫(huà)了一堆東西LVS卻識(shí)別不出來(lái)或者識(shí)別出來(lái)的器件參數(shù)跟原理圖對(duì)不上。很多剛?cè)胄械呐笥岩豢吹絃VS報(bào)錯(cuò)就慌其實(shí)完全沒(méi)必要。LVS的報(bào)錯(cuò)看似五花八門但絕大多數(shù)可以歸為幾類器件不匹配、節(jié)點(diǎn)不匹配、連接關(guān)系不一致、soft connect軟連接、dummy器件干擾、網(wǎng)表本身的問(wèn)題。把這幾個(gè)大類吃透了排查效率會(huì)高很多。接下來(lái)的內(nèi)容我就按這幾個(gè)方向逐層展開(kāi)。2. 網(wǎng)表修改動(dòng)手之前先搞清楚你到底在改什么2.1 什么情況下必須動(dòng)網(wǎng)表網(wǎng)表修改是數(shù)?；旌螸VS繞不開(kāi)的一步。很多人一聽(tīng)到“改網(wǎng)表”就覺(jué)得是作弊或者偷懶其實(shí)不對(duì)。在真實(shí)項(xiàng)目里網(wǎng)表修改是一個(gè)非常正規(guī)且必要的步驟關(guān)鍵是你要清楚為什么改、改什么、改了之后會(huì)不會(huì)掩蓋真正的問(wèn)題。最常見(jiàn)的需要?jiǎng)泳W(wǎng)表的情況有這么幾種第一種是原理圖里的器件在版圖里不存在物理實(shí)現(xiàn)。比如某些用于仿真調(diào)試的理想器件、無(wú)源器件模型或者只在測(cè)試模式下使用的虛擬負(fù)載原理圖里有但版圖里根本沒(méi)有對(duì)應(yīng)圖形。這種情況下LVS必然會(huì)報(bào)extra net或者missing instance你需要在網(wǎng)表里把這些器件刪掉或改成不參與比對(duì)的屬性。第二種是網(wǎng)表里帶了不影響的寄生結(jié)構(gòu)。有些工藝庫(kù)的PCELL在生成時(shí)會(huì)自動(dòng)帶一些寄生二極管、寄生電容的模型這些寄生在物理上真實(shí)存在但對(duì)功能沒(méi)有影響。為了能讓LVS跑干凈規(guī)則文件通常會(huì)對(duì)這些器件做“過(guò)濾”或“合并”處理而過(guò)濾條件往往需要你修改網(wǎng)表把這些寄生器件從source netlist里摘出去。第三種是端口順序或名字不一致。這種情況最坑。比如版圖里某個(gè)模塊的電源pin叫VDD但原理圖模塊的pin叫AVDDLVS比對(duì)時(shí)就會(huì)把所有跟這個(gè)pin相連的net全部判為mismatch。這種問(wèn)題改版圖往往工程量巨大但改網(wǎng)表只是一行sed命令的事性價(jià)比完全不同。2.2 網(wǎng)表修改的常用套路如果你用的是Calibre做LVS網(wǎng)表修改通常發(fā)生在source netlist層面。我的習(xí)慣是拿到從Virtuoso原理圖導(dǎo)出的CDL網(wǎng)表之后先做一份“凈網(wǎng)表”clean netlist然后在這個(gè)版本上做所有修改原始網(wǎng)表永遠(yuǎn)留底。在CDL網(wǎng)表里常見(jiàn)的修改操作有三個(gè)套路第一個(gè)套路是刪除器件實(shí)例。在CDL里每個(gè)器件實(shí)例長(zhǎng)這樣X(jué)M0 VOUT VIN VDD GND nch w1u l0.18u m4如果要?jiǎng)h掉它直接把這一行注釋掉或者刪掉就可以。但要注意如果你刪了器件跟它相連的net如果變成了空節(jié)點(diǎn)LVS可能還會(huì)報(bào)extra net。所以刪完器件之后要檢查一下那些懸空的net該保留的保留該合并的合并。第二個(gè)套路是修改器件參數(shù)。最常見(jiàn)的是把某個(gè)電阻的阻值改掉或者把MOS管的finger數(shù)、m值改成跟版圖一致。這種情況通常發(fā)生在原理圖用的是理想模型但版圖里實(shí)際尺寸因?yàn)槠ヅ湫枨笞隽苏{(diào)整。改參數(shù)的時(shí)候要格外小心因?yàn)長(zhǎng)VS規(guī)則文件里一般都有device tolerance容差設(shè)置如果改動(dòng)幅度在容差范圍內(nèi)其實(shí)不改也行。第三個(gè)套路是net短接或重命名。比如模擬地AGND和數(shù)字地DGND在芯片內(nèi)部是同一塊金屬連接但原理圖里是兩個(gè)獨(dú)立net這種情況下LVS必然會(huì)報(bào)兩個(gè)net不匹配。可行的處理方式是在網(wǎng)表里加一行短接語(yǔ)句或者把其中一個(gè)net的名字全局替換成另一個(gè)。這里有個(gè)注意點(diǎn)短接之前一定要確認(rèn)版圖里這兩個(gè)區(qū)域確實(shí)是從物理上連通的不要為了跑LVS而強(qiáng)行短接否則后端提取寄生參數(shù)的時(shí)候會(huì)出大事。2.3 網(wǎng)表修改的實(shí)戰(zhàn)細(xì)節(jié)說(shuō)了理論放一段實(shí)操記錄。假設(shè)現(xiàn)在有一個(gè)項(xiàng)目LVS報(bào)了這樣一個(gè)錯(cuò)source netlist里有50個(gè)器件連在VBIAS這個(gè)net上但layout里提取出來(lái)的VBIAS只有48個(gè)器件。兩邊的差別是少了兩個(gè)電容。翻開(kāi)原理圖發(fā)現(xiàn)這兩個(gè)電容是外掛的片外電容根本不會(huì)畫(huà)到版圖里。處理方式很簡(jiǎn)單在CDL網(wǎng)表里找到這兩個(gè)電容的定義把它們刪掉或者改成注釋。如果是Calibre更優(yōu)雅的做法是在LVS規(guī)則文件里用device過(guò)濾語(yǔ)句讓規(guī)則在比對(duì)時(shí)忽略特定類型的器件而不是直接改網(wǎng)表文件。過(guò)濾語(yǔ)句類似這樣DEVICE CAP C(PP) ...不過(guò)這類語(yǔ)句的寫(xiě)法跟工藝庫(kù)高度相關(guān)最好查閱你所在公司的LVS rule文檔。如果是個(gè)人學(xué)習(xí)項(xiàng)目那就老老實(shí)實(shí)改網(wǎng)表一行注釋搞定。再補(bǔ)充一個(gè)容易翻車的點(diǎn)。CDL網(wǎng)表里經(jīng)常有*.INCLUDE、*.GLOBAL之類的語(yǔ)句這些是spice網(wǎng)表的通用語(yǔ)法。用Virtuoso導(dǎo)出網(wǎng)表之后最好用文本編輯器打開(kāi)看一眼確認(rèn)最終的網(wǎng)表內(nèi)容符合預(yù)期。我遇到過(guò)一次導(dǎo)出網(wǎng)表時(shí)subckt定義里漏了pin聲明導(dǎo)致整個(gè)模塊被當(dāng)成一個(gè)黑盒子LVS報(bào)出來(lái)的結(jié)果完全沒(méi)法看。這種問(wèn)題不用急回到Virtuoso里重新導(dǎo)一次檢查導(dǎo)出選項(xiàng)特別是“Top Cell Name”和“Export from Schematic”的勾選狀態(tài)。2.4 到底是改網(wǎng)表還是改版圖碰到LVS不匹配的時(shí)候很多人的第一反應(yīng)是“我改一下版圖讓它跟原理圖對(duì)上”這固然是正路但有時(shí)候性價(jià)比極低。舉個(gè)例子如果版圖在布線時(shí)把某兩個(gè)器件的源漏接到了同一個(gè)net而原理圖上是分開(kāi)的兩個(gè)net你去改版圖要把一整塊金屬重畫(huà)風(fēng)險(xiǎn)很大但改網(wǎng)表只需要把兩個(gè)net短接一分鐘搞定。這里的關(guān)鍵判斷標(biāo)準(zhǔn)是**這個(gè)差異是否反映了真實(shí)的物理連接**如果版圖里兩個(gè)net確實(shí)是物理連通的只是原理圖畫(huà)法不同那改網(wǎng)表是合理的如果版圖里兩個(gè)net根本不連通僅僅是為了消掉LVS報(bào)錯(cuò)而強(qiáng)行短接那就屬于掩耳盜鈴后面抽寄生PEX的時(shí)候大概率會(huì)暴露。我個(gè)人處理這種問(wèn)題的順序是先看版圖確認(rèn)物理事實(shí)再?zèng)Q定改哪邊。版圖是對(duì)的改網(wǎng)表網(wǎng)表是對(duì)的改版圖。永遠(yuǎn)不要兩頭糊弄。3. Box機(jī)制把已驗(yàn)證的模塊“關(guān)進(jìn)黑盒”3.1 Box到底是什么能解決什么問(wèn)題Box這個(gè)概念我最早接觸的時(shí)候也是一頭霧水。簡(jiǎn)單說(shuō)Box就是在LVS比對(duì)時(shí)將某個(gè)模塊的內(nèi)容全部遮蔽只保留它的端口連接關(guān)系模塊內(nèi)部的器件和連接不做比對(duì)。你可以把它理解成考試的時(shí)候老師告訴你“這道大題不用寫(xiě)過(guò)程只要答案對(duì)就行”。為什么需要Box在數(shù)?；旌闲酒锬愫芸赡苤苯诱{(diào)用了某個(gè)已經(jīng)經(jīng)過(guò)驗(yàn)證的IP比如PLL、SRAM、ADC/DAC的核心或者使用了工藝廠提供的標(biāo)準(zhǔn)單元庫(kù)。這些模塊在交付之前就已經(jīng)通過(guò)了完整的LVS驗(yàn)證在你的頂層芯片里再跑一次LVS純屬浪費(fèi)時(shí)間——而且更麻煩的是這些模塊內(nèi)部可能用了很多特殊的處理方式頂層LVS規(guī)則反而會(huì)誤報(bào)。Box的另一個(gè)用途是性能優(yōu)化。一個(gè)數(shù)?；旌闲酒陌鎴D動(dòng)輒幾個(gè)GB的GDS如果每一層都做完整比對(duì)Calibre跑一次可能要幾個(gè)小時(shí)。把已經(jīng)驗(yàn)證過(guò)的數(shù)字標(biāo)準(zhǔn)單元庫(kù)、內(nèi)存塊設(shè)成Box跑一輪LVS的時(shí)間能縮短到原來(lái)的三分之一甚至更少這在項(xiàng)目緊張的時(shí)候極為寶貴。3.2 Box在Calibre里的設(shè)置方式在Calibre LVS中Box的設(shè)置方式有兩種一種是在規(guī)則文件里硬編碼另一種是在運(yùn)行LVS時(shí)通過(guò)GUI或命令行參數(shù)動(dòng)態(tài)指定。下面分別說(shuō)一下。規(guī)則文件里設(shè)置Box你會(huì)在LVS rule file通常是.cal或.svrf文件里看到類似這樣的語(yǔ)句LAYOUT BOX SRAM SOURCE BOX SRAM當(dāng)然針對(duì)不同模塊可能需要用不同的Box規(guī)則。比如你想將版圖里叫SRAM的模塊設(shè)為Box但source netlist里對(duì)應(yīng)模塊名不同可以用更精細(xì)的通配符寫(xiě)法LAYOUT BOX SRAM* SOURCE BOX SRAM*需要注意的是一旦某個(gè)模塊被BoxLVS比對(duì)時(shí)將只檢查該模塊的pin數(shù)量、pin名字是否與source一致模塊內(nèi)部任何問(wèn)題都不會(huì)暴露。所以Box操作是“信則靈”的操作——你確認(rèn)這個(gè)模塊本身是沒(méi)問(wèn)題的才能放心把它黑盒掉。在Calibre Interactive的GUI里設(shè)置Box也很方便。打開(kāi)LVS菜單后在Inputs→Netlist標(biāo)簽頁(yè)里通過(guò)設(shè)置Netlist Import / Netlist Box或Layout Box選項(xiàng)來(lái)指定Box模塊名。跑批量的項(xiàng)目腳本時(shí)還有一種方式是直接在命令行里傳參數(shù)calibre -lvs -hier -spice rule.cal rule.sp top.gds關(guān)于-hier參數(shù)要說(shuō)一句它是開(kāi)啟層次化LVS的關(guān)鍵。如果沒(méi)有開(kāi)-hierBox很多時(shí)候不會(huì)生效工具會(huì)把所有層次展平后再做比對(duì)Box就毫無(wú)意義了。3.3 Box的常見(jiàn)使用場(chǎng)景我在項(xiàng)目里用Box用得最多的場(chǎng)景有三個(gè)。第一個(gè)是數(shù)字標(biāo)準(zhǔn)單元庫(kù)?，F(xiàn)在很多數(shù)?；旌闲酒锏臄?shù)字部分都是用綜合工具自動(dòng)生成的門級(jí)網(wǎng)表再用自動(dòng)布局布線工具物理實(shí)現(xiàn)。這部分模塊的LVS在數(shù)字后端流程里已經(jīng)驗(yàn)證過(guò)了頂層只需確認(rèn)數(shù)字模塊的端口和電源地連接正確所以對(duì)它開(kāi)Box是標(biāo)準(zhǔn)操作。第二個(gè)是模擬IP核。比如PLL、Bandgap、LDO這些已經(jīng)經(jīng)過(guò)硅驗(yàn)證的模擬模塊它們內(nèi)部的模擬器件連線非常敏感頂層LVS工具在解析這些結(jié)構(gòu)時(shí)容易因?yàn)閷哟侮P(guān)系產(chǎn)生誤報(bào)。為了避免這種誤報(bào)通常會(huì)開(kāi)Box只比對(duì)端口。這個(gè)操作在業(yè)界非常普遍而且流片廠在tapeout review時(shí)也是認(rèn)可的。第三個(gè)是IO單元和ESD保護(hù)結(jié)構(gòu)。IO cell通常來(lái)自工藝廠或第三方庫(kù)其內(nèi)部結(jié)構(gòu)包含大量特殊器件如ggNMOS、SCR等這些器件在常規(guī)LVS規(guī)則里可能沒(méi)定義或者識(shí)別參數(shù)特別容易出錯(cuò)。把這些IO單元整體Box掉可以省去大量解析麻煩。3.4 Box的副作用與使用禁忌Box雖好但副作用也很明顯Box了就可能漏掉真正的問(wèn)題。最典型的翻車案例是某個(gè)數(shù)字模塊的底層出線短路到相鄰模塊的電源但數(shù)字模塊被Box了LVS判斷它能通過(guò)結(jié)果流片回來(lái)芯片功耗異常。所以使用Box必須要有紀(jì)律。我的建議是只在頂層或特定層次使用Box底層比對(duì)永遠(yuǎn)全開(kāi)。設(shè)Box前先跑一次部分比對(duì)確認(rèn)這個(gè)模塊本身LVS是干凈的。Box的模塊名盡量用精確匹配。用通配符一次Box掉一片同名模塊時(shí)要格外注意是不是有同名的意外模塊被誤傷。關(guān)鍵信號(hào)路徑上的模塊不要Box。如果你要驗(yàn)證的是一個(gè)新設(shè)計(jì)的模擬IP千萬(wàn)不要為了“快點(diǎn)跑完”把它設(shè)成Box否則等于沒(méi)驗(yàn)。另外Box設(shè)置還有個(gè)邊界問(wèn)題。比如你把某個(gè)模塊設(shè)成Box但這個(gè)模塊內(nèi)部有一個(gè)pin在版圖上沒(méi)有連出來(lái)LVS在檢查Box模塊的pin連接時(shí)會(huì)報(bào)“Port not connected”或者“Short”之類的錯(cuò)誤。這時(shí)候別急著懷疑Box設(shè)置先從版圖上確認(rèn)那個(gè)pin是不是確實(shí)被上層金屬蓋住了或者只是視覺(jué)上看著沒(méi)連實(shí)際是通的。4. 高頻LVS錯(cuò)誤排查實(shí)錄從soft connect到隔離環(huán)4.1 soft connect數(shù)?；旌习鎴D的頭號(hào)公敵如果讓我給數(shù)?；旌螸VS的錯(cuò)誤頻率排個(gè)名soft connect絕對(duì)是第一名。什么叫soft connect簡(jiǎn)單說(shuō)就是兩個(gè)net之間沒(méi)有直接的金屬連接但通過(guò)襯底、阱或者器件寄生形成了導(dǎo)電通路。在LVS眼里這會(huì)造成讓工具誤以為兩個(gè)net是同一個(gè)節(jié)點(diǎn)。最典型的soft connect場(chǎng)景是這樣的模擬電路的VSS和數(shù)字電路的GND本來(lái)應(yīng)該分開(kāi)但它們?cè)诎鎴D上都用了P型襯底作為參考地而P襯底本身是連通的于是Calibre在提取連接關(guān)系時(shí)就會(huì)認(rèn)為VSS和GND是同一個(gè)net報(bào)出soft connect錯(cuò)誤。這個(gè)問(wèn)題的根源是版圖隔離措施不到位。正確做法是在版圖上給模擬區(qū)域和數(shù)字區(qū)域分別加隔離環(huán)guard ring模擬區(qū)域用N阱或深N阱做隔離讓模擬地只在本區(qū)域內(nèi)連接。如果版圖設(shè)計(jì)階段沒(méi)有做隔離到了LVS階段再去處理往往只能靠改網(wǎng)表或者用特殊開(kāi)關(guān)來(lái)規(guī)避。4.2 如何在Calibre里定位soft connectCalibre報(bào)soft connect的時(shí)候會(huì)在結(jié)果文件里給出具體位置。通常在report里你會(huì)看到類似這樣的信息ERROR: Soft connect between net VSS and net GND Path: VSS - substrate resistor - GND這里的路徑信息是關(guān)鍵。它會(huì)告訴你兩個(gè)net是通過(guò)什么器件連起來(lái)的比如P襯底的寄生電阻、N阱的寄生二極管等。定位到具體位置之后回到版圖里確認(rèn)那個(gè)區(qū)域是不是真的隔離不干凈。從實(shí)操角度我處理soft connect的順序是這樣的先看report確認(rèn)是哪兩個(gè)net發(fā)生了soft connect。打開(kāi)Virtuoso版圖用highlight功能把這兩個(gè)net相關(guān)的所有圖形標(biāo)記出來(lái)。找到兩個(gè)net的公共區(qū)域檢查是否有g(shù)uard ring是否有N阱或深N阱隔離。如果沒(méi)有隔離加隔離環(huán)重新提取LVS。如果確認(rèn)物理上是隔離的但LVS仍報(bào)soft connect檢查襯底接觸孔的連接方式是否正確以及規(guī)則文件里對(duì)substrate的提取設(shè)置是否過(guò)嚴(yán)。在某些工藝?yán)镆?guī)則文件會(huì)對(duì)襯底網(wǎng)進(jìn)行合并強(qiáng)制讓所有P襯底都成為同一個(gè)net。這種情況下如果模擬地和數(shù)字地都打在P襯底上即使你在版圖上畫(huà)了隔離環(huán)它們最終還是會(huì)在襯底層“相遇”。針對(duì)這種情況除了深N阱隔離幾乎沒(méi)有別的物理手段這也是數(shù)模混合設(shè)計(jì)盡量用深N阱工藝的原因之一。4.3 器件識(shí)別問(wèn)題電流鏡匹配、反相器與dummy除了soft connect器件識(shí)別問(wèn)題也是LVS報(bào)錯(cuò)的重災(zāi)區(qū)。數(shù)?；旌习鎴D里最常見(jiàn)的就是電流鏡匹配和CMOS反相器相關(guān)的識(shí)別錯(cuò)誤。先說(shuō)電流鏡匹配。在版圖設(shè)計(jì)里電流鏡通常用兩到四個(gè)完全相同的MOS管并聯(lián)實(shí)現(xiàn)講究的是“共質(zhì)心”(common centroid)對(duì)稱布局。但LVS眼中沒(méi)有“對(duì)稱”這個(gè)概念它只關(guān)心你版圖里畫(huà)出來(lái)的這些MOS管規(guī)格參數(shù)是否和網(wǎng)表一一對(duì)應(yīng)。如果原理圖里是一個(gè)寬長(zhǎng)比很大的MOS管但版圖里你把它拆成了四個(gè)并聯(lián)的小管LVS如果不做“器件合并”處理就會(huì)報(bào)extra instance。解決辦法是在LVS規(guī)則文件里開(kāi)啟device folding或叫instance merge的功能讓工具把并聯(lián)的同尺寸器件合并成一個(gè)再與source比對(duì)。再說(shuō)CMOS反相器。反相器電路本身很簡(jiǎn)單一個(gè)NMOS一個(gè)PMOS但在數(shù)模混合版圖里反相器的電源地連接經(jīng)常會(huì)被LVS誤判原因在于反相器的PMOS阱N阱往往直接接到VDD而如果這個(gè)區(qū)域有多個(gè)N阱同時(shí)存在工具可能會(huì)把阱連接關(guān)系提取錯(cuò)。這類錯(cuò)誤排查時(shí)要特別關(guān)注阱接觸孔和襯底接觸孔的排布畫(huà)這些接觸孔的時(shí)候不要怕多打接觸孔越多阱電位越穩(wěn)定LVS越不容易出幺蛾子。dummy器件是另一個(gè)經(jīng)典問(wèn)題。為了匹配性電流鏡兩端往往會(huì)加dummy管版圖里有但原理圖網(wǎng)表里沒(méi)有。如果不做處理LVS就會(huì)報(bào)extra device。業(yè)界通行的做法有幾種一是網(wǎng)表里也加上dummy器件不過(guò)這種方式會(huì)讓網(wǎng)表變得很臟二是利用LVS規(guī)則文件里的dummy device過(guò)濾功能前提是dummy要有明顯的標(biāo)記層比如“dummy layer”用特定層次畫(huà)上規(guī)則文件里寫(xiě)語(yǔ)句忽略該層次上的器件識(shí)別。我推薦第二種既保持網(wǎng)表干凈又能在LVS結(jié)果里體現(xiàn)“這些是dummy是有意放置的”。4.4 器件參數(shù)不匹配LVS報(bào)告怎么讀才高效LVS跑完會(huì)生成一個(gè)報(bào)告通常叫l(wèi)vs.report或類似名字。很多人一打開(kāi)看到幾十頁(yè)mismatch列表就開(kāi)始頭大其實(shí)掌握讀報(bào)告的套路之后可以很快定位到核心問(wèn)題。報(bào)告的核心信息集中在兩個(gè)地方一個(gè)是摘要部分一個(gè)是mismatch明細(xì)。摘要部分會(huì)有類似CORRECT VERSUS SCHEMATIC 或 INCORRECT如果不正確會(huì)列出幾類問(wèn)題的數(shù)量比如matched devices、extra devices、missing devices、bad connections之類的統(tǒng)計(jì)。看這些數(shù)字的時(shí)候我心里會(huì)有一個(gè)大概的判斷優(yōu)先級(jí)先看是不是有大量器件都沒(méi)匹配上如果是說(shuō)明網(wǎng)表層面就有大問(wèn)題如果是局部幾個(gè)器件不匹配重點(diǎn)看是尺寸問(wèn)題還是連接問(wèn)題。mismatch明細(xì)部分通常會(huì)給出具體的instance名字、net名字和坐標(biāo)。比如X.Y.NMOS_NOT_MATCHED Layout: M1 (W2u L0.5u) Source: M1 (W2u L0.18u)這種一眼就能看出是參數(shù)不一致回到版圖和原理圖里核實(shí)即可。還有一個(gè)高效技巧用Calibre RVE工具打開(kāi)報(bào)告時(shí)可以直接點(diǎn)報(bào)錯(cuò)條目跳轉(zhuǎn)到對(duì)應(yīng)版圖位置同時(shí)高亮相關(guān)net。這個(gè)功能能省大量手工對(duì)比的時(shí)間。很多人不知道RVE里還能直接顯示報(bào)錯(cuò)器件的坐標(biāo)可以用來(lái)快速在Virtuoso里probe到具體位置。4.5 隔離環(huán)設(shè)計(jì)LVS前應(yīng)該做好的功夫最后單獨(dú)說(shuō)隔離環(huán)。前面提到soft connect的解決辦法跟隔離環(huán)密切相關(guān)。在模擬版圖設(shè)計(jì)初期如果能把隔離環(huán)畫(huà)正確后面LVS會(huì)順利很多。隔離環(huán)的根本目的是隔離不同區(qū)域的襯底電位。常見(jiàn)的做法是在模擬區(qū)域周圍畫(huà)一圈P注入和P阱接觸孔連接到模擬地再在外面套一圈N注入和N阱連接到模擬電源或特定的隔離net。里圈防的是模擬區(qū)域內(nèi)部襯底電壓的波動(dòng)外圈防的是數(shù)字區(qū)域的襯底噪聲注入。畫(huà)隔離環(huán)時(shí)的注意點(diǎn)隔離環(huán)必須閉合不能有缺口。LVS不會(huì)直接檢查“隔離環(huán)是否閉合”但soft connect會(huì)間接暴露這個(gè)問(wèn)題。隔離環(huán)的接觸孔要密集排列間距不要拉太大。工藝上接觸孔本身就是襯底電位和金屬連接之間的“橋”孔太稀會(huì)導(dǎo)致襯底電位不均LVS能過(guò)但實(shí)際性能會(huì)打折。隔離環(huán)跟周圍器件的間距要滿足DRC規(guī)則同時(shí)要考慮latency效應(yīng)別為了隔離犧牲太多面積。我見(jiàn)過(guò)不少項(xiàng)目因?yàn)楦綦x環(huán)畫(huà)得不規(guī)范LVS階段不斷報(bào)soft connect反復(fù)排查還是搞不定。最后拿掉隔離環(huán)重新畫(huà)一遍反而干凈了。所以隔離環(huán)這件事真的是“l(fā)es功夫做在前面后面才省心”。5. 數(shù)模混合LVS的流程化實(shí)戰(zhàn)從工程組織到批處理5.1 一套可以復(fù)用的LVS工程目錄結(jié)構(gòu)說(shuō)到工程組織很多個(gè)人和小團(tuán)隊(duì)在做LVS時(shí)完全沒(méi)有規(guī)范規(guī)則文件存一個(gè)地方網(wǎng)表在另一個(gè)地方GDS路徑還要手輸每次跑LVS都像打游擊。這種習(xí)慣放在數(shù)?；旌享?xiàng)目里會(huì)出大問(wèn)題因?yàn)榫W(wǎng)表版本、GDS版本、規(guī)則版本一變結(jié)果就完全不可信了。我個(gè)人的習(xí)慣是每個(gè)項(xiàng)目建一個(gè)專門的LVS目錄里面固定放幾個(gè)子目錄lvs/ ├── rule/ # 存放LVS規(guī)則文件及其版本記錄 ├── source/ # 存放從原理圖導(dǎo)出的CDL網(wǎng)表以及修改后的版本 ├── layout/ # 存放GDS或OA數(shù)據(jù)庫(kù)的導(dǎo)出文件 ├── results/ # 存放每次運(yùn)行的報(bào)告、日志、臨時(shí)文件 └── scripts/ # 存放運(yùn)行腳本、Box配置文件等這種結(jié)構(gòu)雖然簡(jiǎn)單但能保證每次跑LVS用的文件都是“有據(jù)可查”的。特別是當(dāng)你需要回溯“這個(gè)報(bào)告是哪一版網(wǎng)表跑出來(lái)的”時(shí)文件路徑和修改時(shí)間一目了然。5.2 Virtuoso與Calibre聯(lián)動(dòng)的標(biāo)準(zhǔn)流程實(shí)際項(xiàng)目中最常見(jiàn)的LVS操作流程是這樣的在Virtuoso里打開(kāi)版圖然后啟動(dòng)Calibre Interactive。啟動(dòng)之后Calibre會(huì)讀取當(dāng)前版圖作為layout source但source netlist通常需要手動(dòng)指定指向你之前導(dǎo)出的CDL網(wǎng)表。在Calibre Interactive的界面里有以下幾個(gè)關(guān)鍵設(shè)置項(xiàng)Layout選擇要從當(dāng)前版圖提取還是從指定GDS提取。如果版圖很大建議用GDS文件可以避免Virtuoso卡死。Netlist指定source netlist路徑通常就是那個(gè)CDL文件。Rules指定LVS rule file路徑。Outputs設(shè)置報(bào)告輸出路徑。設(shè)置完之后點(diǎn)Run LVS就可以開(kāi)跑。過(guò)程中如果想看實(shí)時(shí)日志看Run Directory里的*.log文件即可。這里有一個(gè)小經(jīng)驗(yàn)跑大版圖時(shí)建議把Calibre的Run Directory放到SSD盤上臨時(shí)文件讀寫(xiě)速度會(huì)直接影響整體耗時(shí)。我試過(guò)在機(jī)械硬盤上跑一個(gè)40G左右的GDSLVS跑了快兩個(gè)小時(shí)換到SSD之后時(shí)間直接降到四十分鐘左右。這個(gè)差距在項(xiàng)目迭代后期非常明顯。5.3 運(yùn)行腳本與Box配置的批量化管理如果同一個(gè)設(shè)計(jì)要反復(fù)跑多輪LVS用GUI點(diǎn)來(lái)點(diǎn)去效率太低。更好的做法是寫(xiě)一個(gè)shell腳本把Calibre命令封裝起來(lái)。舉一個(gè)最簡(jiǎn)單的例子#!/bin/bash # 定義變量 RULE./rule/calibre_lvs.rule SPICE./source/top_clean.sp GDS./layout/top.gds OUT./results # 跑LVS calibre -lvs -hier -spice $SPICE -spiceout $OUT/lvs.sp -log $OUT/lvs.log \ -lvsreport $OUT/lvs.report $RULE $GDS這個(gè)腳本看起來(lái)簡(jiǎn)單但配合不同的Box配置可以衍生出很多版本。比如你可以在腳本里加一個(gè)變量來(lái)控制Box開(kāi)關(guān)BOX_NAME${BOX:-box $BOX}然后在跑批量驗(yàn)證時(shí)用不同BOX_NAME跑同一份GDS對(duì)比結(jié)果。批量腳本還有一個(gè)好處可以把整個(gè)驗(yàn)證流程固定下來(lái)從“自動(dòng)導(dǎo)入最新網(wǎng)表”到“自動(dòng)跑LVS”再到“輸出報(bào)告”全部自動(dòng)化。這樣每次改動(dòng)版圖后只要重跑一遍腳本大大減少了人為操作帶來(lái)的失誤。5.4 如何驗(yàn)證你改的網(wǎng)表真的改對(duì)了修改網(wǎng)表之后很多人直接拿去做LVS跑出mismatch就一臉懵——到底是版圖錯(cuò)還是網(wǎng)表錯(cuò)這里分享一個(gè)我常用的驗(yàn)證思路如果時(shí)間允許先不做任何Box也不做網(wǎng)表“優(yōu)化”用原始網(wǎng)表跑一次LVS拿到一個(gè)“baseline結(jié)果”。然后每做一步網(wǎng)表修改就跑一次LVS觀察錯(cuò)誤數(shù)量是否有規(guī)律變化。這個(gè)方法在調(diào)試階段非常有用能讓你清楚地看到每一處修改對(duì)最終結(jié)果的影響。雖然這個(gè)流程比較耗時(shí)但調(diào)試早期多花幾輪時(shí)間往往能避免后期為了“消滅最后一個(gè)報(bào)錯(cuò)”而亂改一通。我當(dāng)時(shí)在處理那個(gè)電源pin名字不一致的問(wèn)題時(shí)就是靠這個(gè)baseline對(duì)比法在第二輪就精準(zhǔn)鎖定了問(wèn)題。6. 數(shù)?；旌螸VS的個(gè)人實(shí)戰(zhàn)體會(huì)與進(jìn)階建議先說(shuō)一個(gè)我踩過(guò)最深的坑。之前做某個(gè)數(shù)?；旌闲酒琇VS跑出來(lái)報(bào)了大概三十幾個(gè)bad connection全部集中在數(shù)字區(qū)域和模擬區(qū)域的接口處。起初以為是接口信號(hào)連接錯(cuò)了查了整整兩天換了各種網(wǎng)表修改方案都不見(jiàn)好。后來(lái)突然想到會(huì)不會(huì)是頂層連接時(shí)數(shù)字模塊的電源域跟模擬模塊的電源域在網(wǎng)表里用了同一個(gè)名字但版圖里是互相隔離的去網(wǎng)表里一查果然——兩個(gè)模塊的VDD在source里是同一個(gè)net但在layout里因?yàn)楦綦x策略不同物理上被分開(kāi)了。這種情況改網(wǎng)表是沒(méi)用的必須改版圖把兩個(gè)VDD真正連起來(lái)或者確認(rèn)它們?cè)谛酒獠渴嵌探拥脑陧攲觧etlist加一個(gè)短接語(yǔ)句。這件事給我的教訓(xùn)是LVS報(bào)錯(cuò)的本質(zhì)是“版圖提取的連接關(guān)系”和“網(wǎng)表描述的連接關(guān)系”不一致。排查時(shí)不要只盯著局部器件參數(shù)更要站在整個(gè)電源地網(wǎng)絡(luò)、信號(hào)域劃分的角度來(lái)看。數(shù)?；旌显O(shè)計(jì)如果電源域劃分不清晰LVS階段必然會(huì)反復(fù)踩坑。再說(shuō)一些日常習(xí)慣層面的建議。第一版圖畫(huà)的時(shí)候就要時(shí)刻想著LVS而不是等畫(huà)完了再回來(lái)查。比如加dummy的時(shí)候順手加標(biāo)記層隔離環(huán)畫(huà)的時(shí)候順手檢查閉合性這些都能讓后續(xù)LVS階段省大量時(shí)間。第二建議把項(xiàng)目的LVS規(guī)則文件讀一遍不用逐行精讀但至少要了解里面有沒(méi)有開(kāi)device merge、有沒(méi)有先例性的Box配置、過(guò)濾規(guī)則是怎么寫(xiě)的。很多時(shí)候你以為的“LVS報(bào)錯(cuò)”其實(shí)是規(guī)則文件里某項(xiàng)開(kāi)關(guān)沒(méi)開(kāi)。第三碰到搞不定的LVS問(wèn)題不要反復(fù)地“瞎試”而是把問(wèn)題和你的排查過(guò)程寫(xiě)下來(lái)做成筆記。我自己的經(jīng)驗(yàn)是很多問(wèn)題寫(xiě)清楚的過(guò)程本身就找到了答案。最后一個(gè)小技巧在做完所有LVS修正、最終report顯示CORRECT之后建議再多跑一次帶PEX寄生提取的驗(yàn)證確認(rèn)提取出來(lái)的寄生參數(shù)不會(huì)影響電路性能。這是因?yàn)橛行㎜VS能過(guò)的連接在寄生提取階段可能會(huì)暴露大電容或大電阻導(dǎo)致后仿結(jié)果異常。這一步放在LVS之后、tapeout之前能再幫你排掉一批隱患。數(shù)?；旌习鎴D的LVS說(shuō)到底是個(gè)“邏輯嚴(yán)謹(jǐn)性”的活兒。工具不會(huì)騙你它只是把你畫(huà)的東西和原理圖描述的東西做了一次硬核對(duì)。你越早理解這個(gè)比對(duì)的本質(zhì)越能少走彎路。希望這篇指南能幫你在Virtuoso和Calibre的海洋里少淹幾次順利跑出干凈的LVS結(jié)果。