在高速數(shù)字電路里阻抗失控的板子調(diào)試起來真的要命。信號(hào)反射、振鈴、EMI超標(biāo)問題一堆但根源往往就藏在走線的特性阻抗和一個(gè)簡(jiǎn)單的電阻值不匹配上。之前解析過幾篇信號(hào)完整性的文獻(xiàn)今天這篇聚焦在一個(gè)工程上最常碰到、也最容易忽略的環(huán)節(jié)——基于阻抗控制的疊構(gòu)設(shè)計(jì)與驗(yàn)證。這篇文章不是純理論推導(dǎo)而是把文獻(xiàn)里關(guān)于特性阻抗、疊構(gòu)參數(shù)、FPC軟板特殊性和PCIe等高速接口的阻抗要求串成一條可以落地的主線。我會(huì)把其中關(guān)鍵的計(jì)算思路、選型理由和量產(chǎn)坑點(diǎn)一起拆開講適合正在做高速PCB設(shè)計(jì)、軟硬結(jié)合板項(xiàng)目或者被SI仿真和TDR測(cè)試搞得頭疼的工程師參考。1. 文獻(xiàn)核心思路阻抗控制到底在控制什么1.1 特性阻抗不是電阻但比電阻更關(guān)鍵有很多初學(xué)者會(huì)把“阻抗控制”理解成“把走線電阻控制住”這其實(shí)是個(gè)容易出問題的地方。文獻(xiàn)里反復(fù)強(qiáng)調(diào)的“阻抗”指的是傳輸線的特性阻抗符號(hào)是Z0單位雖然是歐姆但它和直流電阻完全是兩回事。直流電阻是導(dǎo)體本身的材料屬性和長(zhǎng)度直接相關(guān)而特性阻抗是傳輸線上電壓波和電流波的比值取決于傳輸線的橫截面結(jié)構(gòu)和材料參數(shù)和走線長(zhǎng)度沒關(guān)系。我打個(gè)比方你把一根水管接在水龍頭上水龍頭開到最大水管末端堵住和不堵住水管內(nèi)部的壓力表現(xiàn)完全不同。特性阻抗就是描述這種“動(dòng)態(tài)關(guān)系”的參數(shù)它決定了信號(hào)在走線上傳播時(shí)遇到阻抗突變會(huì)反射多少能量。文獻(xiàn)里給出的經(jīng)典公式是Z0 sqrt(L0/C0)L0是單位長(zhǎng)度電感C0是單位長(zhǎng)度電容。L0越大Z0越高C0越大Z0越低。這個(gè)關(guān)系式是整個(gè)設(shè)計(jì)思路的基石。所以當(dāng)你看到“阻抗控制50歐姆”這個(gè)要求時(shí)真正的意思是要通過疊構(gòu)設(shè)計(jì)讓這條走線的單位長(zhǎng)度電感和電容之比落在50歐姆附近。那怎么調(diào)L0和C0就是調(diào)線寬、線距、介質(zhì)厚度、銅厚和介電常數(shù)。這五個(gè)參數(shù)是阻抗設(shè)計(jì)的五個(gè)旋鈕任何一家PCB工廠的阻抗疊構(gòu)表都在調(diào)這五個(gè)值。1.2 為什么常見標(biāo)準(zhǔn)是50、85、100歐姆文獻(xiàn)里花了不少篇幅討論特性阻抗的取值依據(jù)。為什么會(huì)有單端50歐姆、差分100歐姆和差分85歐姆這些約定俗成的標(biāo)準(zhǔn)這背后不全是拍腦袋定出來的而是歷史、功耗、制造工藝和信號(hào)完整性綜合權(quán)衡的結(jié)果。單端50歐姆早期源自射頻領(lǐng)域。50歐姆的尺寸在空氣同軸線和常用半剛性電纜里剛好能兼顧功率容量和插入損耗后來高速數(shù)字借用了這個(gè)標(biāo)準(zhǔn)PCB上的微帶線和帶狀線也就跟著定在50歐姆。差分100歐姆則來源于早期差分布線實(shí)踐對(duì)雙絞線和背板連接器來說100歐姆差分阻抗匹配做起來最方便。至于PCIe為什么用85歐姆差分后面我會(huì)專門展開講這里先記住一個(gè)結(jié)論阻抗標(biāo)準(zhǔn)的選擇從來都不是越“整”越好而是要和器件、連接器、板材疊構(gòu)一起考慮。我這些年做項(xiàng)目的體會(huì)是不要盲目追求阻抗值“好聽”應(yīng)該先看芯片手冊(cè)和連接器廠家推薦值。有的FPGA引腳端接阻抗就是100歐姆差分你非要走線做90歐姆反而要額外串電阻補(bǔ)償?shù)貌粌斒А?. 文獻(xiàn)里的核心計(jì)算與疊構(gòu)設(shè)計(jì)要點(diǎn)2.1 微帶線與帶狀線表面走線和內(nèi)層走線是兩套邏輯文獻(xiàn)對(duì)微帶線Microstrip和帶狀線Stripline的差異講得很詳細(xì)。微帶線是走在外層參考平面上的傳輸線一側(cè)是介質(zhì)和參考地另一側(cè)直接暴露在空氣中?？諝獾慕殡姵?shù)是1而常見板材的介電常數(shù)在3.5到4.5之間所以微帶線的電場(chǎng)一部分在介質(zhì)里、一部分在空氣里等效介電常數(shù)會(huì)比板材標(biāo)稱值低一些這就導(dǎo)致同樣線寬下微帶線阻抗偏高。帶狀線是埋在兩層參考平面之間的內(nèi)層走線上下都是同一種介質(zhì)電場(chǎng)基本全部在介質(zhì)里傳播等效介電常數(shù)更接近板材標(biāo)稱值。因此在相同介質(zhì)厚度和線寬條件下帶狀線的阻抗會(huì)比微帶線低。設(shè)計(jì)時(shí)就需要把內(nèi)層走線加寬或者把介質(zhì)厚度調(diào)高才能回到目標(biāo)阻抗。工程上有一個(gè)基本規(guī)則表層走線阻抗控制受防焊油墨厚度影響很大因?yàn)橛湍矔?huì)改變表面電場(chǎng)分布而內(nèi)層走線沒有這個(gè)問題做阻抗更穩(wěn)定。所以精密的高速信號(hào)能走內(nèi)層就走內(nèi)層表層只走短距離或繞不開的扇出。2.2 五個(gè)關(guān)鍵參數(shù)的相互制約關(guān)系文獻(xiàn)整理了一個(gè)很有用的參數(shù)敏感性結(jié)論我把核心邏輯提煉成一張表參數(shù)增大對(duì)阻抗影響敏感度工程抖動(dòng)來源線寬W增大阻抗降低高蝕刻偏差、底片縮放介質(zhì)厚度H增大阻抗升高高半固化片厚度波動(dòng)銅厚T增大阻抗降低中電鍍厚度偏差、表面粗糙度介電常數(shù)Dk增大阻抗降低中板材批次差異、樹脂含量差分線間距S增大差分阻抗升高中刻蝕間距偏差這張表實(shí)操價(jià)值很高因?yàn)楹芏嘧杩共缓细駟栴}最后排查都能落到這幾個(gè)參數(shù)的漂移上。比如表層阻抗偏高優(yōu)先查線是不是被蝕刻細(xì)了內(nèi)層阻抗偏低優(yōu)先查半固化片是不是壓太薄了。千萬(wàn)別一上來就換板材那是成本最高的操作。還有個(gè)細(xì)節(jié)文獻(xiàn)里提到過銅箔表面粗糙度會(huì)額外增加傳輸線損耗而且會(huì)改變高頻下的有效介電常數(shù)。損耗和阻抗控制是兩種不同的優(yōu)化目標(biāo)有時(shí)候?yàn)榱藟翰鍝p把銅箔換成RTF或HVLP結(jié)果阻抗也變了設(shè)計(jì)時(shí)要同步調(diào)整線寬疊構(gòu)不能只換材料不動(dòng)參數(shù)。2.3 FPC軟板阻抗控制的特殊性說完剛性板必須單獨(dú)說說FPC軟板。最近做軟硬結(jié)合板項(xiàng)目的人越來越多而FPC的阻抗控制和剛性板完全是兩個(gè)畫風(fēng)。文獻(xiàn)里雖然主要講剛性板但我補(bǔ)充一些行業(yè)內(nèi)公開的工程實(shí)踐。FPC的基材是聚酰亞胺PI或液晶高分子LCP介質(zhì)厚度通常比剛性板薄得多而且軟板表面要貼覆蓋膜這層覆蓋膜的介電常數(shù)和厚度對(duì)表層走線阻抗影響比防焊油墨還要大。另一個(gè)大坑是銅箔的延展性。FPC要彎折所以常用壓延銅箔RA銅箔而壓延銅箔的晶粒結(jié)構(gòu)比電解銅箔ED銅箔更致密但表面粗糙度更低這會(huì)影響阻抗和損耗。更關(guān)鍵的是FPC在彎折區(qū)阻抗會(huì)發(fā)生偏移因?yàn)閺澱鄹淖兞私橘|(zhì)層間距和走線的有效橫截面。嚴(yán)格的做法是在彎折動(dòng)態(tài)區(qū)域預(yù)留額外的阻抗余量比如設(shè)計(jì)目標(biāo)從100歐姆差分做到98歐姆彎折后實(shí)測(cè)接近標(biāo)準(zhǔn)值。還有覆蓋膜的膠層厚度這是FPC阻抗設(shè)計(jì)最容易翻車的地方。膠層太厚表層線被“包”得更多阻抗下降明顯膠層太薄覆蓋膜貼不牢。做FPC阻抗疊構(gòu)計(jì)算時(shí)一定要讓工廠提供覆蓋膜膠層的真實(shí)厚度和Dk不能只給覆蓋膜總厚度否則仿真和實(shí)測(cè)能差出七八歐姆。3. PCIe等高速接口對(duì)阻抗控制的現(xiàn)實(shí)要求3.1 PCIe差分85歐姆是怎么來的熱搜詞里有“pcie阻抗控制多少”這問題幾乎每周都有人問。PCIe規(guī)范從PCIe 3.0開始把差分走線阻抗定為85歐姆而不是傳統(tǒng)高速總線常見的100歐姆。為什么主要原因是PCIe鏈路為了在功耗和信號(hào)速率之間找平衡選擇了較低的差分電壓擺幅而降低特性阻抗有助于減少反射和串?dāng)_同時(shí)提高接收端眼圖的張開度。具體來說PCIe的發(fā)射端和接收端都集成了端接電阻這個(gè)電阻值是按85歐姆差分阻抗設(shè)計(jì)的。如果PCB走線做成100歐姆差分阻抗不匹配導(dǎo)致反射在PCIe 4.0的16GT/s速率下眼圖會(huì)明顯劣化。所以做PCIe接口除非芯片廠家明確說支持100歐姆否則一律按85歐姆差分控制。這里要單獨(dú)提醒一句別把“85歐姆差分”理解成每根線對(duì)地阻抗是42.5歐姆。差分阻抗和單端阻抗之間的關(guān)系不是簡(jiǎn)單并聯(lián)差分阻抗還取決于兩根線之間的耦合程度。按行業(yè)常規(guī)做法PCIe差分對(duì)內(nèi)單端阻抗通?？刂圃?5到55歐姆范圍內(nèi)具體值由線寬、線距和介質(zhì)厚度共同決定。設(shè)計(jì)時(shí)直接讓阻抗計(jì)算器算差分阻抗目標(biāo)填85歐姆就好。3.2 85歐姆和100歐姆的兼容性問題很多工程師會(huì)問同一塊板上既有PCIe又有以太網(wǎng)、USB阻抗標(biāo)準(zhǔn)不一樣怎么辦。這個(gè)問題的本質(zhì)是疊構(gòu)設(shè)計(jì)能不能同時(shí)滿足多種阻抗目標(biāo)。理論上可以因?yàn)椴煌呔€層可以設(shè)置不同線寬線距但前提是參考層、介質(zhì)厚度要協(xié)調(diào)好。以太網(wǎng)100BASE-TX和千兆網(wǎng)通常是100歐姆差分USB 2.0是90歐姆差分USB 3.0/3.1/3.2是85到90歐姆差分PCIe是85歐姆差分SATA是100歐姆差分。這就是為啥一塊復(fù)雜的板子上阻抗表會(huì)有好幾行不同網(wǎng)絡(luò)按不同線寬做。工廠做阻抗條coupon測(cè)試時(shí)也會(huì)按網(wǎng)絡(luò)類型分批量測(cè)。實(shí)戰(zhàn)中要注意的是同一層上如果同時(shí)有85歐姆和100歐姆差分線線寬差異不大時(shí)可以直接用同一個(gè)疊構(gòu)只改線寬但線寬差異過大時(shí)蝕刻均勻性會(huì)很差建議把高速信號(hào)分到不同層處理。另外連接器的阻抗也很關(guān)鍵PCIe金手指連接器本身是按85歐姆設(shè)計(jì)的你要是把走線做到100歐姆連接器那里就是個(gè)嚴(yán)重的阻抗突變點(diǎn)。3.3 阻抗匹配不只是走線的事文獻(xiàn)里專門有一節(jié)講“阻抗控制不等于阻抗匹配”這點(diǎn)非常值得展開。走線阻抗控制得再好如果源端輸出阻抗、末端負(fù)載阻抗和走線特性阻抗不一致照樣會(huì)有反射。PCIe這類高速接口芯片內(nèi)部已經(jīng)有端接但設(shè)計(jì)者仍然可以通過外部串聯(lián)電阻源端匹配或并聯(lián)電阻負(fù)載匹配來微調(diào)。常見的源端匹配電阻取值在22到33歐姆串在發(fā)射端和走線之間。這樣做的目的是讓發(fā)射端輸出阻抗加上串阻后接近走線特性阻抗。比如芯片輸出阻抗是30歐姆走線阻抗是50歐姆串個(gè)22歐姆加起來52歐姆基本匹配。但這個(gè)值不是固定的要以SI仿真和實(shí)測(cè)為準(zhǔn)。還有端接電阻的放置位置必須靠近接收端離遠(yuǎn)了等于沒匹配。我就見過有人把100歐姆差分端接電阻放在離接收芯片3厘米遠(yuǎn)的地方結(jié)果反射照樣高高掛起問題完全沒解決。匹配電阻的焊盤也要做阻抗優(yōu)化焊盤本身就是阻抗不連續(xù)點(diǎn)只是工程師普遍忽略了。4. 實(shí)操過程從阻抗設(shè)計(jì)到量產(chǎn)驗(yàn)證的落地4.1 用阻抗計(jì)算器快速定疊構(gòu)拿到一塊新板子我最先做的不是畫線而是建疊構(gòu)、跑阻抗。主流的計(jì)算工具是Polar SI9000也有開源工具比如Atlc和OpenEMS但工程上還是Polar用得最多。輸入?yún)?shù)就是前面說的線寬、介質(zhì)厚度、銅厚、介電常數(shù)和線距。第一步要先確認(rèn)板材類型。FR4的Dk通常在4.2到4.8之間損耗因子Df各不相同高速板材比如Megtron 6的Dk在3.7左右Df更低。使用不同板材疊構(gòu)設(shè)計(jì)完全不一樣。板材定了之后再根據(jù)層疊結(jié)構(gòu)填每一層的介質(zhì)厚度。這里強(qiáng)烈建議直接找PCB工廠要疊構(gòu)模板各家工廠壓合能力和材料庫(kù)存不同你按標(biāo)準(zhǔn)參數(shù)算出來的疊構(gòu)工廠做不出來也是白搭。用Polar計(jì)算時(shí)要注意差分線計(jì)算模型的選擇。邊沿耦合帶狀線Edge-coupled Stripline和微帶線Edge-coupled Microstrip的算法有差異。FPC帶覆蓋膜的表層走線要用帶涂層微帶線模型Coated Microstrip要把覆蓋膜厚度和Dk填進(jìn)去。很多人把覆蓋膜當(dāng)空氣算算出來阻抗能偏大好幾歐姆。4.2 怎么定疊構(gòu)目標(biāo)值疊構(gòu)設(shè)計(jì)不是一句話“我要50歐姆單端、100歐姆差分”就完事而是要留出合理的制造公差。常規(guī)PCB廠家能力下線寬精度正負(fù)10%介質(zhì)厚度正負(fù)10%所以阻抗允差通常給正負(fù)10%。設(shè)計(jì)時(shí)我習(xí)慣把目標(biāo)定在中間值偏中點(diǎn)比如差分100歐姆不要做到99或101直接瞄準(zhǔn)100但表層走線要考慮油墨影響有時(shí)會(huì)把目標(biāo)刻意定到102左右等工廠做完油墨后實(shí)測(cè)剛好落在100上下。對(duì)于疊構(gòu)層數(shù)較多的板子內(nèi)層芯板厚度是固定的半固化片的厚度可調(diào)這決定了層間介質(zhì)厚度的調(diào)節(jié)范圍。設(shè)計(jì)時(shí)要先固定芯板再用半固化片去湊目標(biāo)阻抗。這時(shí)候要特別注意對(duì)稱疊構(gòu)原則防止板翹。文獻(xiàn)里提到的另一個(gè)技巧是“阻抗條”設(shè)計(jì)也叫阻抗測(cè)試coupon。在板邊預(yù)留一組和實(shí)際走線同疊構(gòu)、同線寬的測(cè)試線方便工廠做TDR抽測(cè)。工程上制作阻抗條時(shí)它的線寬、參考層必須和被測(cè)試的實(shí)際網(wǎng)絡(luò)完全一致否則測(cè)出來沒有參考意義。最好把每種目標(biāo)阻抗都各做一條coupon標(biāo)注清楚對(duì)應(yīng)哪層網(wǎng)絡(luò)。4.3 試板和TDR測(cè)試環(huán)節(jié)的細(xì)節(jié)板廠拿到疊構(gòu)表后會(huì)先做阻抗測(cè)試條用TDR測(cè)試儀測(cè)實(shí)際特性阻抗。TDR的基本原理是向被測(cè)線發(fā)送一個(gè)快速上升沿的階躍脈沖觀察反射波形的時(shí)間域變化再換算成阻抗。TDR探頭校準(zhǔn)要選好外接電纜和探頭的阻抗本身就是基準(zhǔn)一般都選50歐姆系統(tǒng)。拿到TDR測(cè)試報(bào)告后重點(diǎn)看兩件事一是阻抗數(shù)值是否在目標(biāo)范圍內(nèi)二是阻抗曲線的平坦度。數(shù)值偏了要分析是哪個(gè)參數(shù)漂了曲線在走線中間出現(xiàn)明顯凸起或凹陷往往意味著某個(gè)過孔、測(cè)試點(diǎn)或者線寬突變點(diǎn)有問題。TDR測(cè)試只能告訴你整條線哪里不連續(xù)不會(huì)告訴你為什么這時(shí)就要結(jié)合設(shè)計(jì)文件逐段排查了。FPC試板就更麻煩因?yàn)楦采w膜要貼裝、壓合還要做表面處理任何一個(gè)工序波動(dòng)都會(huì)影響阻抗。我第一次做FPC阻抗板時(shí)工廠反饋?zhàn)杩蛊?歐姆排查下來是覆蓋膜膠層厚度比設(shè)計(jì)值厚了10微米。后面再設(shè)計(jì)FPC時(shí)我都會(huì)要求工廠先做覆蓋膜厚度實(shí)測(cè)再?zèng)Q定要不要調(diào)整疊構(gòu)別指望理論值能直接落到成品上。5. 常見問題與排查技巧實(shí)錄5.1 實(shí)測(cè)阻抗偏高或偏低先別急著改線寬阻抗偏高最常見的三個(gè)原因線被蝕刻細(xì)了、介質(zhì)厚度比設(shè)計(jì)值大、覆蓋膜或防焊油墨厚度比設(shè)計(jì)值小。阻抗偏低則相反線被蝕刻寬了、介質(zhì)壓得太薄、油墨過厚。但除非偏差特別大否則不建議先動(dòng)疊構(gòu)因?yàn)楦慕橘|(zhì)厚度會(huì)影響所有層。我的排查順序是先查設(shè)計(jì)文件里的線寬是否和工廠實(shí)際生產(chǎn)的菲林/圖形一致再查工廠提供的介質(zhì)厚度測(cè)試記錄最后查油墨和覆蓋膜的實(shí)際厚度。很多工廠愿意提供切片分析Cross-section報(bào)告能直接看到真實(shí)的線寬和介質(zhì)厚度。有一次我們板子阻抗系統(tǒng)偏高4歐姆切片出來發(fā)現(xiàn)是半固化片用了低流動(dòng)度型號(hào)實(shí)際壓合后厚度比規(guī)格書厚了8%換回標(biāo)準(zhǔn)流動(dòng)度型號(hào)就解決了。5.2 阻抗條合格但實(shí)際鏈路不行問題出在哪這種情況比阻抗條不合格還讓人頭疼。阻抗條合格說明疊構(gòu)本身沒問題但實(shí)際鏈路上還有過孔、焊盤、連接器、測(cè)試點(diǎn)這些不連續(xù)點(diǎn)。過孔是最大的反射源尤其是高速過孔的殘樁stub太長(zhǎng)TDR測(cè)試整條背鉆連接時(shí)能看到明顯的阻抗凹陷。工程上處理過孔阻抗最常見的方法是使用背鉆工藝把不需要的過孔段鉆掉減少殘樁。其次是優(yōu)化過孔尺寸和反焊盤anti-pad直徑讓過孔的等效阻抗接近走線阻抗。這些優(yōu)化在高速設(shè)計(jì)里屬于必選項(xiàng)在常規(guī)設(shè)計(jì)中往往被忽略一旦忽略鏈路質(zhì)量就掉下來了。另外測(cè)試點(diǎn)焊盤如果不做阻抗補(bǔ)償在PCIe 4.0以上的速率下就是一個(gè)明顯的反射點(diǎn)建議高速信號(hào)上少加測(cè)試點(diǎn)或者用更小的焊盤。5.3 批量生產(chǎn)的阻抗一致性問題樣品階段阻抗合格量產(chǎn)批次波動(dòng)大這類問題通常是材料批次和壓合工藝波動(dòng)帶來的。FR4板材的Dk批次差異可以達(dá)到0.2以上對(duì)應(yīng)阻抗波動(dòng)2到3歐姆。更嚴(yán)重的是半固化片存放受潮后壓合出來的介質(zhì)厚度不穩(wěn)定阻抗會(huì)跟著亂跳。應(yīng)對(duì)方法有兩個(gè)一是在采購(gòu)環(huán)節(jié)約束板材廠商提供Dk/Df實(shí)測(cè)值不要只看規(guī)格書標(biāo)稱值二是在批量生產(chǎn)中定期切片監(jiān)控線寬和介質(zhì)厚度把阻抗測(cè)試從“首件必測(cè)”變成“按批次抽測(cè)”。對(duì)于特別關(guān)鍵的PCIe鏈路甚至可以要求工廠做全檢TDR雖然會(huì)增加成本但比起整機(jī)批量返修還是要?jiǎng)澦愕枚唷＿€有一點(diǎn)容易被忽略阻抗測(cè)試條的測(cè)試頻率方式和實(shí)測(cè)鏈路不完全一致。TDR測(cè)的是時(shí)域階躍響應(yīng)而鏈路實(shí)際跑的是高頻數(shù)字信號(hào)兩者相關(guān)但不是同一回事。對(duì)于PCIe 5.0這類極高速率除了TDR阻抗還要關(guān)注走線的插入損耗和串?dāng)_這些指標(biāo)光靠阻抗表是看不出來的。所以我一直建議阻抗控制是基礎(chǔ)門檻高速鏈路能不能過最終要看SI仿真和實(shí)測(cè)結(jié)果。5.4 FPC彎折后阻抗變了怎么辦軟板在實(shí)際裝機(jī)時(shí)幾乎必然要彎折而彎折會(huì)拉伸或壓縮介質(zhì)層導(dǎo)致阻抗偏移。這個(gè)問題在動(dòng)態(tài)彎折場(chǎng)景更明顯。如果彎折后信號(hào)質(zhì)量下降首先確認(rèn)彎折半徑是否達(dá)標(biāo)。FPC設(shè)計(jì)規(guī)范一般要求彎折半徑不小于板厚的10倍動(dòng)態(tài)彎折場(chǎng)景建議做到20倍以上。彎折區(qū)域要避免走線交叉和過孔走線方向盡量垂直于彎折軸線。如果結(jié)構(gòu)上無(wú)法避免小半徑彎折疊構(gòu)上可以把彎折區(qū)域設(shè)計(jì)成“局部加厚介質(zhì)”或“局部減薄銅厚”但這需要和FPC廠提前溝通不是所有廠家都愿意做。另外一個(gè)取巧的辦法是在彎折區(qū)域附近預(yù)留阻抗補(bǔ)償電阻位實(shí)測(cè)偏多少就串并聯(lián)電阻去校正。這個(gè)方法在原型階段很好用但量產(chǎn)時(shí)最好還是從疊構(gòu)上解決畢竟加電阻會(huì)增加成本和占板面積。寫在最后的一點(diǎn)體會(huì)阻抗控制這件事理論公式只要半天就能看懂但真正能把阻抗從樣品到量產(chǎn)都穩(wěn)穩(wěn)控住的工程師靠的都是對(duì)材料、工藝和測(cè)試細(xì)節(jié)的死磕。文獻(xiàn)里那幾十頁(yè)推導(dǎo)落到工程上其實(shí)就是“算疊構(gòu)—做coupon—測(cè)TDR—調(diào)參數(shù)”這個(gè)循環(huán)難點(diǎn)在于每一次偏離目標(biāo)值你都能準(zhǔn)確判斷出是哪個(gè)環(huán)節(jié)出了問題。我在實(shí)際項(xiàng)目中體會(huì)最深的一點(diǎn)是永遠(yuǎn)不要依賴單次計(jì)算或單個(gè)測(cè)試結(jié)果。疊構(gòu)計(jì)算器算出來的值是理論值工廠做出來的板子多多少少會(huì)偏離TDR測(cè)出來的阻抗又不一定代表全鏈路的表現(xiàn)。只有把設(shè)計(jì)、仿真、實(shí)測(cè)和工藝數(shù)據(jù)對(duì)應(yīng)起來形成閉環(huán)阻抗控制才算真正過關(guān)。如果你正卡在某塊板子的阻抗問題上不妨先從疊構(gòu)參數(shù)和TDR曲線入手一步步排除多半能找出那個(gè)隱藏的不連續(xù)點(diǎn)。