1. 為什么AD19差分走線是高速設(shè)計里的硬功夫做硬件設(shè)計這些年我越來越覺得差分走線是PCB Layout里最容易被忽視、又最見功力的一環(huán)。很多剛?cè)胄械墓こ處煯嬐臧遄幽芰?、能跑但一到信號完整性測試就翻車十有八九都栽在差分線上——不是線寬線距不匹配導(dǎo)致阻抗漂移就是差分對內(nèi)長度差得離譜時序裕量被吃掉一大截。AD19和Allegro這類主流EDA軟件里差分走線的規(guī)則設(shè)置、布線手法、等長優(yōu)化看起來只是幾個菜單、幾個快捷鍵的事但背后牽扯的是一整套信號完整性和時序閉環(huán)的邏輯。我決定寫這篇東西就是想把這套邏輯從頭到尾捋一遍。不是照著幫助文檔念參數(shù)而是站在一個常年畫板子、被生產(chǎn)廠和硬件工程師來回“問候”的Layout工程師角度把差分走線從規(guī)則設(shè)置、布線段、等長優(yōu)化到導(dǎo)出Gerber前檢查的完整套路拆開講。適合誰看剛接觸AD19不久、想在高速板上少走彎路的PCB初學(xué)者以及畫過幾塊板但總覺得差分處理得不夠利索、想搞清楚“為什么這么設(shè)”的進階工程師?？赐昴阒辽倌苊靼譇D19里差分走線這件事不是選個工具隨便拉兩條線那么簡單它是從阻抗計算、版圖規(guī)劃到制造銜接的一整套方法論。2. 差分信號的本質(zhì)為什么必須成對走、還要走得規(guī)矩2.1 差分信號到底在“差”什么先把底層的物理邏輯講清楚不然規(guī)則設(shè)置就是空中樓閣。差分信號傳輸本質(zhì)上是把原來的一路單端信號拆成兩路等幅、反相的信號在接收端通過比較兩路信號的差值來還原邏輯電平。打個比方單端信號像一個人提著燈籠走在夜路上燈亮了就是1滅了就是0可一旦旁邊有人打手電照過來燈籠光就被干擾了差分信號則像是兩個人抬著一根扁擔(dān)走路一頭高一頭低傳遞的信息是兩頭的高度差就算旁邊有人打手電亂晃兩頭同時被照亮高度差照樣存在信息就丟不了。這個類比對應(yīng)到實際電路里就是差分對的兩根線緊緊耦合在一起外界的共模噪聲會同時疊加到兩根線上接收端只關(guān)心差模分量于是共模干擾被天然抑制掉了。這也是為什么差分信號在LVDS、USB、PCIe、DDR高速總線里被廣泛采用——電壓擺幅小、抗干擾強、EMI輻射低。但問題來了既然兩路信號是“抬扁擔(dān)”的關(guān)系那兩根線的長度、間距、參考平面就必須嚴格受控。如果兩根線長度差太多反相信號到達接收端的時間就不一致扁擔(dān)就斜了差模分量被破壞這叫skew時序偏斜輕則誤碼重則系統(tǒng)直接罷工。如果兩根線的間距忽寬忽窄差分阻抗就會上下跳動信號發(fā)生反射眼圖質(zhì)量崩塌。這些就是差分走線規(guī)則設(shè)置要解決的核心矛盾。2.2 AD19差分走線前要做的準(zhǔn)備在AD19里操作之前我建議先把工作環(huán)境理清楚。首選項里把單位切換成mil還是mm看你個人習(xí)慣但規(guī)則設(shè)置階段的數(shù)值一定要和板廠溝通后再定否則后面全是返工。AD19里做差分整體流程分四步把普通網(wǎng)絡(luò)定義成差分對、按照阻抗計算設(shè)定差分規(guī)則、用交互式差分布線工具拉線、最后用蛇形等長工具做長度匹配。這個流程和Allegro里的思路大同小異Allegro是通過規(guī)則管理器里的Differential Pair約束來實現(xiàn)AD19則是通過PCB規(guī)則和差分對編輯器來落地。很多從Allegro轉(zhuǎn)過來的人一開始不習(xí)慣AD19的規(guī)則體系總覺得優(yōu)先級亂、層級多。其實AD19的規(guī)則精髓就是“優(yōu)先級 作用范圍”你只要把差分規(guī)則限定到具體的差分對Class或者某個網(wǎng)絡(luò)組它就不會亂套。這部分我后面會詳細講。還有一個容易被忽略的前置工作就是和結(jié)構(gòu)、硬件工程師對齊差分器件的位置。差分信號往往對應(yīng)高速接口連接器、驅(qū)動芯片的位置直接決定了走線能不能順暢拉出來、層間切換多少次、過孔怎么打。我見過太多人規(guī)則設(shè)得挺漂亮結(jié)果芯片引腳間距小得離譜差分對被分割到兩個層最后不得不靠過孔硬接阻抗徹底失控。所以布局階段就要給差分對留出干凈的走線通道這是走線功夫的一半。3. 差分規(guī)則設(shè)置先把阻抗和間距談明白再動手3.1 差分阻抗計算寬線距不是拍腦袋定的在AD19里創(chuàng)建差分規(guī)則之前線寬和線距這兩個核心參數(shù)必須先在信號完整性層面上敲定。差分阻抗的計算公式有很多近似模型工程上最常用的思路是先算出單端阻抗再根據(jù)耦合系數(shù)修正得到差分阻抗。近似地Zdiff ≈ 2 ? Z0 ? (1 - 0.48 ? e^(-0.96 ? S/H))其中Z0是單端阻抗S是差分對線間距H是介質(zhì)厚度。這個公式直觀地告訴我們耦合越強S越小差分阻抗比兩倍單端阻抗低得越多。但實際工程中沒人手算這個大家都用Polar SI9000或者ADS的阻抗計算工具。以最常見的100Ω差分阻抗為例假設(shè)板材是FR4介電常數(shù)約4.2~4.5板厚1.6mm銅厚1oz約1.4mil成品表層微帶線結(jié)構(gòu)常見的參數(shù)組合大約是線寬5mil、線距7mil左右。同樣條件下如果走內(nèi)層帶狀線因為上下都有參考平面阻抗更容易壓下來線寬線距可能要調(diào)整到線寬4.5mil、線距6mil附近。這里有個經(jīng)驗之談線距決定了耦合強度而耦合強度直接影響差分阻抗的穩(wěn)定性。線距不是越小越好——間距太近加工公差影響會被放大板廠蝕刻偏差一點點阻抗就飄了。一般建議差分對線距不小于線寬的1.2倍左右具體還要看阻抗要求同時保證差分對與周圍其他信號網(wǎng)絡(luò)的間距至少是差分對內(nèi)部線距的2~3倍減少串?dāng)_。我習(xí)慣先把這些參數(shù)用SI9000跑一遍再把結(jié)果發(fā)給板廠復(fù)核板廠會根據(jù)他們的制程能力給出最終建議值。3.2 AD19差分規(guī)則里的主從設(shè)定與作用范圍打開AD19的Design - Rules找到Differential Pairs Routing這一項這里就是差分走線的核心約束所在。其中Width規(guī)則是關(guān)鍵它要求填Min、Preferred、Max三組值分別是差分對單根線的線寬Gap同樣有三組值是兩根線之間的空氣間距。很多人只填了Preferred就完事結(jié)果布線時一推擠線寬就變了DRC報錯報得想砸電腦。正確的做法是Min和Max也一起填上且要留出合理余量這樣布線過程中輕微調(diào)整不會觸發(fā)違規(guī)。我之前調(diào)試過一塊板子的差分規(guī)則總線差分阻抗設(shè)計100Ω表層線寬5mil、線距7mil內(nèi)層因為疊層不同改成線寬4.8mil、線距6.5mil。兩種疊層的差分規(guī)則都要單獨建然后用優(yōu)先級把它們限定到不同的層。AD19規(guī)則里可以設(shè)置層約束也可以設(shè)置網(wǎng)絡(luò)約束。我的習(xí)慣是把所有差分對都分到一個“DIFF_100”這樣的Class里面然后在規(guī)則的作用范圍里選This Net Class這樣無論怎么增減網(wǎng)絡(luò)規(guī)則都能自動覆蓋一勞永逸。還有一點必須提醒AD19里差分對路由規(guī)則有個Master和Slave的概念用于識別哪一根線是主線、哪一根從線。實際上AD19會根據(jù)差分對的正負極性自動確定但你在創(chuàng)建差分對時必須明確指定和-。如果極性標(biāo)反了走線出來是交叉的接收端相位就反了整個鏈路直接廢掉。所以創(chuàng)建差分對后一定放大檢查極性符號是否正確這是我踩過坑之后養(yǎng)成的條件反射。3.3 不同區(qū)域的差異化規(guī)則不是所有地方都能按一個標(biāo)準(zhǔn)走現(xiàn)實版圖里BGA扇出區(qū)域、連接器區(qū)域、主走線通道的線寬線距往往完全不是同一組參數(shù)。BGA引腳間距0.8mm甚至0.5mm的時候差分對要扇出到外層線寬線距會被嚴重壓縮很難維持5/7mil的舒適區(qū)。這種場景下我會單獨給BGA扇出區(qū)域劃定一個Room或者用Region規(guī)則覆蓋這個區(qū)域在區(qū)域內(nèi)把差分線寬線距臨時改小比如3.5/5mil出了BGA區(qū)域再過渡回正常值。這個過渡不能做成臺階要盡量平滑。AD19的規(guī)則系統(tǒng)支持同一網(wǎng)絡(luò)在不同區(qū)域使用不同約束只要你把作用范圍設(shè)對DRC不會誤報。實際操作中可以先用差異化的最小規(guī)則走出BGA區(qū)域再手動調(diào)整出區(qū)域后的第一段線把線距從窄到寬慢慢拉開讓阻抗?jié)u變而不是突變。類似的過孔附近也要給差分對留出足夠的間距不要一出過孔就立刻拐直角彎那是反射的高發(fā)區(qū)。4. 差分對布線實操交互式拉線的正確打開方式4.1 從普通網(wǎng)絡(luò)到差分對識別和Class分配在AD19里一個網(wǎng)絡(luò)要變成差分對先得有一對命名為“XXX_P”和“XXX_N”的網(wǎng)絡(luò)。很多人畫原理圖的時候沒注意命名規(guī)范到了PCB階段發(fā)現(xiàn)找不到對應(yīng)的差分網(wǎng)絡(luò)對只能手動一個個去匹配。因此原理圖階段就要養(yǎng)成良好的命名習(xí)慣差分的正負端明確區(qū)分。如果已經(jīng)畫完了也沒關(guān)系可以用Place - Differential Pair命令在PCB里手動創(chuàng)建。創(chuàng)建差分對之后建議順手在PCB面板或者Differential Pairs Editor里把它們?nèi)糠诸惖紺lass。Class不是必須的但強烈建議做。原因很簡單當(dāng)你有一二十對差分線的時候沒有Class組織規(guī)則管理器里會寫成一堆重復(fù)的條目維護起來極其痛苦有了Class你只需要對Class統(tǒng)一設(shè)置一次規(guī)則后續(xù)新增差分對只要掛到同一個Class底下規(guī)則自動生效。AD19里Class的管理入口在Design - Classes你可以新建一個Differential Pair Class然后把所有100Ω差分對拖進去。我習(xí)慣把USB、HDMI等不同接口的差分對分別建Class比如“DP_USB”“DP_HDMI”這樣在規(guī)則里可以分別設(shè)置不同的線寬線距USB2.0和HDMI的阻抗要求不同也方便最后檢查的時候快速按接口篩選。4.2 交互式差分布線工具的關(guān)鍵操作實際布線時選中的工具是Interactive Differential Pair Routing快捷鍵是交互式布線的那一組進入后它會提示你選擇差分對的兩根線。默認情況下AD19會讓兩根線保持你在規(guī)則里設(shè)定的Gap平行推進這個體驗確實比早期版本好很多。你只需要let the tool handle大部分時間手動干預(yù)的關(guān)鍵在彎角、過孔和避讓障礙。我個人的習(xí)慣是走線前先按Tab鍵打開屬性面板把“Snap to Differential Pair”相關(guān)的選項調(diào)好特別要關(guān)注“Allow Meander”和“Tune Parallel Gap”這類選項。前者允許走線在拐角處自動生成小波浪以補償長度后者允許兩根線之間的間距在通過擁擠區(qū)域時稍微調(diào)整。這些功能用得好了能省掉后面大量手動修線的時間。過孔是差分布線里最需要花心思的地方。一對差分線換層最好兩個過孔緊挨著間距與差分對線距一致這樣差分信號的回流路徑不會被撕裂。AD19里可以直接復(fù)制過孔然后利用對齊工具調(diào)整位置。如果過孔間距和線距不匹配信號會在過孔處感受到阻抗不連續(xù)。雖然過孔的參數(shù)可以優(yōu)化減小過孔焊盤、增加反焊盤尺寸但Layout層面第一原則還是盡量保持差分過孔對稱、靠近、與走線方向一致。4.3 走線順序先定大局再扣細節(jié)差分走線的順序也很講究。我的習(xí)慣是先把所有差分對從源器件到目標(biāo)器件大概連通不急著做等長這個階段目標(biāo)是保證通道順暢、不交叉、不跨分割。然后再統(tǒng)一進入等長優(yōu)化階段。如果每條線都邊走邊等長很容易顧此失彼——前面等長好了后面發(fā)現(xiàn)通道繞不過去全部推翻。連通階段還要重點檢查參考平面。差分信號的回流電流是沿著參考平面走的如果差分對跨越了分割的電源平面或者地平面回流路徑被迫繞行阻抗和EMI都會惡化。AD19里可以在層疊管理里打開負片平面查看確認差分走線區(qū)域下方是完整的地平面。這個檢查我在每一組差分線布完后都會做別嫌麻煩實際流片回來測試不過再改成本是現(xiàn)在的幾十倍。5. 蛇形等長優(yōu)化長度匹配的高階玩法5.1 什么時候必須做等長長度目標(biāo)怎么定先潑一盆冷水不是所有差分線都需要做蛇形等長。差分對內(nèi)等長的核心意義在于保證信號的正負分量同時到達接收端維持正確的相位關(guān)系。對于低速信號比如幾十MHz的I2C長度差個幾百mil無傷大雅但對于高速信號USB 3.0、PCIe、DDRskew直接決定系統(tǒng)能不能穩(wěn)定工作。那目標(biāo)長度怎么定工程上通常以“組內(nèi)最長的那一對差分線”為基準(zhǔn)其他差分對通過蛇形繞線補齊到同一個長度。這個基準(zhǔn)長度需要加上余量——考慮到走線過程中可能出現(xiàn)的調(diào)整我一般會在最長差分線的基礎(chǔ)上加50~100mil。組間比如DDR地址組和數(shù)據(jù)組之間的長度匹配誤差按照芯片手冊要求來常見的要求是±50mil而差分對內(nèi)的兩根線誤差通?？刂圃?mil以內(nèi)有些嚴苛的設(shè)計要求做到1mil以內(nèi)。具體數(shù)值不要拍腦袋datasheet里寫得清清楚楚照著抄就完事。AD19里看長度很簡單選中差分對后按快捷鍵打開Length Tuning或者直接用CtrlShiftT調(diào)出長度管理器里面會列出所有差分對、當(dāng)前長度、目標(biāo)長度和差值。我在使用中發(fā)現(xiàn)很多人不知道該以哪個長度為基準(zhǔn)導(dǎo)致來回調(diào)整。我的建議是先把所有差分對都布出來然后跑一遍長度報告取最大值加余量這個數(shù)就是全員的目標(biāo)長度。別拿沒用過的理想值當(dāng)目標(biāo)否則某些線繞到頭也夠不著。5.2 AD19蛇形等長的具體操作與參數(shù)解析AD19里做等長核心工具是Interactive Length Tuning快捷鍵通常直接在菜單里調(diào)用。選中一段差分線后工具會提示你設(shè)定目標(biāo)長度。這里有個關(guān)鍵選項是“Adjust Length”方式和“Max Amplitude / Gap”等參數(shù)。常見的調(diào)整模式有Accordion手風(fēng)琴式、Trombone長號式和Sawtooth鋸齒式。手風(fēng)琴式是振幅垂直、繞線像折返的“Z”字適合空間緊湊的場景長號式是橫向伸出去的近似“U”形適合空間較寬裕的區(qū)域鋸齒式是斜角折線適合對間距要求高的場合。實際拉線時AD19會在你拖拽過程中實時顯示當(dāng)前長度和目標(biāo)長度的差值拉到綠色狀態(tài)就等于等長完成。調(diào)參數(shù)時振幅決定蛇形的凸出高度間距決定相鄰蛇形折彎之間的空氣間隔。這兩個參數(shù)很講究振幅太大占用空間多還可能和旁邊信號產(chǎn)生耦合振幅太小折彎太密加工時銅皮容易起翹也影響阻抗均勻性。我的習(xí)慣是振幅設(shè)成差分對線距的3~5倍起步間距保持不小于線距的2倍然后根據(jù)空間余量微調(diào)。等長繞線時的折角不要走直角或銳角AD19默認會用圓弧過渡你可以在參數(shù)里把彎曲角度設(shè)成135度或更平滑這樣信號反射會小很多。5.3 繞線之后的重檢別讓等長優(yōu)化毀了之前的努力蛇形等長做完后一定要立刻做一次完整DRC檢查。原因很直接繞線過程可能無意中把差分對間距擠到了違規(guī)邊緣或者讓某一段線太靠近其他網(wǎng)絡(luò)。AD19的DRC會把這些問題標(biāo)出來我見過不少板子等長是做到位了結(jié)果差分對在某個彎角處跟旁邊的單端線距離縮到了4mil以內(nèi)串?dāng)_全回來了等長等于白做。我自己的流程是等長完成一批立刻選中這批差分對跑一遍High Speed Rules檢查重點看Uncoupled Length未耦合長度和Length By Match。如果發(fā)現(xiàn)某處未耦合長度超標(biāo)就放大看得線是不是在某個拐角處分叉了手動微調(diào)。有時候繞線太密兩根線之間某一段拉開了距離AD19會判定為耦合不連續(xù)這種情況下要把蛇形微調(diào)保持兩根線始終平行、等距這是差分走線的底線。6. 常見問題與排查技巧實錄6.1 差分對在PCB里死活建立不起來用AD19用久了問得最多的就是“我原理圖里明明有_P和_N網(wǎng)絡(luò)為什么AD19識別不出差分對”這種情況多半是原理圖里網(wǎng)絡(luò)名不完全是AD19默認能識別的格式或者元器件引腳層面的網(wǎng)絡(luò)標(biāo)簽有多余空格、隱藏字符。建議先用原理圖編輯器里的Netlist檢查一遍確認沒有非法字符然后手動通過Place - Differential Pair創(chuàng)建再在屬性里綁定正負極網(wǎng)絡(luò)。創(chuàng)建出來之后記得在PCB面板里查看差分對是否和Net Class正確關(guān)聯(lián)——我遇到過差分對創(chuàng)建成功但Net Class沒更新導(dǎo)致規(guī)則怎么都不生效的詭異情況最后就是手動把Class重新分配一次解決的。還有一個常見問題是差分規(guī)則設(shè)了但走線時不遵守。這種情況十有八-九是規(guī)則優(yōu)先級問題。在Design - Rules里差分走線有兩套規(guī)則體系一套是純Width的線寬約束另一套是Differential Pairs Routing。布線時用的是后者但DRC兩種都查。如果你在Differential Pairs Routing里設(shè)置了線寬線距Width規(guī)則里卻有一個更高優(yōu)先級的約束覆蓋了它就會出現(xiàn)走線時按A規(guī)則、檢查時按B規(guī)則的情況。我的建議是把所有差分相關(guān)網(wǎng)絡(luò)單獨放進一個Class然后在Differential Pairs Routing和Width規(guī)則里都把作用范圍限制到這個Class并且把這條規(guī)則的優(yōu)先級提到最高。6.2 蛇形等長繞到一半繞不進去了這是最讓人血壓飆升的時刻目標(biāo)長度定了繞線繞到一處墻角空間不夠了AD19的Length Tuning工具怎么拖都不再增加長度。我查過很多次最后發(fā)現(xiàn)多數(shù)是振幅和間距設(shè)置得太大導(dǎo)致蛇形折彎需要額外空間而周圍又有其他器件擋路。解決辦法有兩個方向。一是臨時把振幅調(diào)小用更密的小折彎來代替大面積的蛇形但要注意間距不能小于規(guī)則要求二是換一種繞線模式比如從Accordion換成TromboneTrombone在狹窄空間里更能“擠”出長度。如果這兩種都不行那就上升到布局層面看看蛇形區(qū)域周圍有沒有可移動的元件或者能不能把差分對重新規(guī)劃一條靠邊的通道出來。在設(shè)計初期就為高速差分對預(yù)留繞線空間能省掉后面一半的返工時間這是花多少錢都買不來的教訓(xùn)。6.3 差分走線后測試眼圖不過看看這幾處板子打樣回來高速信號測試眼圖不過很多人第一反應(yīng)是懷疑原理圖設(shè)計但我經(jīng)手的案例里有一大半問題是Layout周邊問題。差分線走完、等長做完還要檢查過孔的殘樁長度、連接器焊盤處的阻抗突變、參考平面是否完整。特別是跨層走線的時候一個過孔的殘樁可能就成為信號質(zhì)量殺手。AD19里可以用層疊管理查看過孔貫穿的層數(shù)盡量用盲埋孔結(jié)構(gòu)來縮短殘樁或者在設(shè)計規(guī)則里限制換層次數(shù)。測試時發(fā)現(xiàn)差分阻抗偏高或偏低也要回到疊層和規(guī)則里重新核算。FR4的介電常數(shù)在不同頻率下會有變化Si9000里算出來的參數(shù)只是理論值實際板材的玻纖含量、壓合工藝都會影響最終阻抗。所以和板廠溝通時一定要求他們按你的疊層做阻抗條測試并且把測試報告反饋回來。我在不少項目里線寬線距就是靠阻抗測試報告來回微調(diào)才最終定下來的。7. 導(dǎo)出Gerber前的差分檢查清單關(guān)于ad19導(dǎo)gerber這個話題網(wǎng)絡(luò)上討論熱度一直很高。我的體會是差分走線做得再好導(dǎo)出Gerber時不注意檢查交付給板廠后照樣可能出亂子。Gerber導(dǎo)出前先把DRC完整跑一遍特別關(guān)注差分規(guī)則相關(guān)的錯誤。AD19的DRC里可以勾選Differential Pairs相關(guān)的檢查項包括未耦合長度、最大最小Gap等。這些檢查項如果你沒有主動開啟默認可能不會報錯這是最容易埋雷的地方。導(dǎo)出時還要注意差分對所在的層是否完整、鏡像是否被勾選。外層和內(nèi)層的走線要根據(jù)板廠要求選擇相應(yīng)的Gerber格式通常是RS-274X如果一個文件里混了不同格式板廠導(dǎo)入時會報錯。另外差分對如果使用了負片平面內(nèi)電層請在Gerber設(shè)置中單獨確認負片層的Polarity防止最終CAM文件里差分走線區(qū)域出現(xiàn)意外的銅皮覆蓋。這塊其實只要養(yǎng)成習(xí)慣每次導(dǎo)完Gerber后用CAM編輯器打開看一眼就不會有太多問題。還有一點和差分走線強相關(guān)給板廠下單時除了常規(guī)的生產(chǎn)文件一定要附上一份工藝說明注明差分對的特殊要求比如“100Ω差分阻抗控制”“差分對內(nèi)部最小間距按規(guī)則設(shè)定執(zhí)行”。板廠會在阻抗測試時重點關(guān)注這些網(wǎng)絡(luò)并在生產(chǎn)前和你確認。如果文件里差分對分層或間距跟工藝能力沖突比如線寬做得太細超出制程板廠就要來問你了。提前把預(yù)留公差、阻抗要求和注意事項寫清楚能省掉一個來回的溝通時間。8. 一些心里話差分走線拼的是流程和復(fù)盤從規(guī)則設(shè)置到蛇形等長再到導(dǎo)出GerberAD19里差分走線的一套流程說復(fù)雜不算復(fù)雜說簡單卻容易在細節(jié)處翻車。我個人在實際操作中最深的體會是差分走線的成敗不取決于你會不會按某個快捷鍵而取決于你有沒有一個穩(wěn)定的流程——先算阻抗再定規(guī)則然后分配Class、布線、等長、復(fù)查。每一步都做扎實了最終交付的設(shè)計自然穩(wěn)。最后分享一個小技巧每次項目打樣回來不管測試過不過我都會把差分對的實測長度、實測阻抗和設(shè)計時的預(yù)估值放在一起對比。做過三五個項目之后你對FR4板材在不同疊層下的實際表現(xiàn)就會有非常直觀的感覺下次設(shè)計規(guī)則時心里就有底了。不要指望一次把所有規(guī)則設(shè)到完美高速設(shè)計本來就是在迭代中逼近最優(yōu)的能做到每個版本都比上一版少踩一個坑就已經(jīng)是很大的進步了。