簡(jiǎn)介基于VHDL的多功能數(shù)字時(shí)鐘設(shè)計(jì)是一份面向電子工程、FPGA初學(xué)者的完整實(shí)踐資料圍繞數(shù)字時(shí)鐘項(xiàng)目串起VHDL語(yǔ)法、計(jì)數(shù)器設(shè)計(jì)、鬧鐘與整點(diǎn)響鈴邏輯、VGA時(shí)序輸出及FPGA實(shí)現(xiàn)等關(guān)鍵知識(shí)點(diǎn)。壓縮包共249個(gè)文件約2.29MB包含19個(gè)vhd源文件、19個(gè)tdf設(shè)計(jì)文件、63個(gè)cdb與61個(gè)hdb工程數(shù)據(jù)庫(kù)文件另有vwf仿真波形、rpt綜合報(bào)告、txt說(shuō)明文檔及doc/docx實(shí)驗(yàn)報(bào)告方便對(duì)照源碼與中間產(chǎn)物復(fù)盤(pán)調(diào)試。目前已有2596人學(xué)習(xí)下載適合作為課程設(shè)計(jì)或自學(xué)練手的參考資料。資料詳細(xì)梳理了從VHDL基礎(chǔ)到實(shí)驗(yàn)箱應(yīng)用的完整技術(shù)鏈條包內(nèi)還提供了Quartus工程配置qpf/qsf、sof/pof下載文件以及多個(gè)備份文件便于直接打開(kāi)工程驗(yàn)證或修改。通過(guò)這份資源學(xué)習(xí)者可以掌握多模塊數(shù)字系統(tǒng)的建模方法、常用分頻計(jì)數(shù)結(jié)構(gòu)、VGA顯示控制與FPGA部署流程獲得一份可運(yùn)行、可擴(kuò)展的時(shí)鐘設(shè)計(jì)模板。1. 在打開(kāi)這份VHDL數(shù)字時(shí)鐘工程之前先想清楚它替你解決什么每個(gè)學(xué)FPGA的人都會(huì)在某個(gè)晚上卡在同一個(gè)地方分頻、計(jì)數(shù)、譯碼、掃描單獨(dú)看每個(gè)知識(shí)點(diǎn)都懂串成一個(gè)能走的系統(tǒng)就崩。這份基于VHDL的多功能數(shù)字時(shí)鐘設(shè)計(jì)工程正是沖這個(gè)問(wèn)題去的——模塊化源碼、可直接仿真的Testbench、引腳約束示例湊成一套完整閉環(huán)。它能解決兩類實(shí)際訴求課程設(shè)計(jì)要交一個(gè)能綜合、能下載、能答辯的完整工程以及把計(jì)數(shù)器級(jí)聯(lián)、動(dòng)態(tài)掃描這兩項(xiàng)基本功真正練到能上板。適合正在啃VHDL的FPGA入門(mén)者、要做課程設(shè)計(jì)的學(xué)生也想快速撿回?cái)?shù)字邏輯的熟手——按第3章的代碼順序跑一個(gè)晚上能見(jiàn)到數(shù)碼管走起來(lái)。2. 系統(tǒng)架構(gòu)與選型為什么“使能脈沖 BCD計(jì)數(shù)器級(jí)聯(lián)”最穩(wěn)拿到這類工程源碼第一件事不是看代碼是看頂層架構(gòu)。數(shù)字時(shí)鐘的代碼量不大但模塊關(guān)系沒(méi)理清后面每改一個(gè)功能都要踩一次坑。這一章先把架構(gòu)講透再解釋兩個(gè)關(guān)鍵選型用使能脈沖而不是次時(shí)鐘、用BCD而不是純二進(jìn)制。2.1 頂層拆解多功能數(shù)字時(shí)鐘由哪六個(gè)模塊拼成所謂“多功能”在數(shù)字時(shí)鐘這個(gè)課題里含義比較固定除了基本的分秒時(shí)計(jì)時(shí)還要有校時(shí)手動(dòng)調(diào)整時(shí)分、鬧鐘預(yù)設(shè)時(shí)間到點(diǎn)提醒、整點(diǎn)報(bào)時(shí)可選。工程頂層就是按功能拆模塊每個(gè)模塊只干一件事模塊間用信號(hào)線串聯(lián)數(shù)據(jù)流向一眼能看懂。頂層端口如下方便你對(duì)上綜合工具的管腳約束文件端口方向說(shuō)明clk_50min板載晶振時(shí)鐘通常為50MHzrst_nin復(fù)位按鍵低有效key_setin校時(shí)模式選擇切到秒/分/時(shí)或鬧鐘key_addin校時(shí)加一鬧鐘設(shè)置也用它seg_dataout7段碼數(shù)據(jù)六個(gè)數(shù)碼管共用seg_selout位選信號(hào)一次只點(diǎn)亮一位buzzerout鬧鐘與整點(diǎn)報(bào)時(shí)輸出頂層例化七個(gè)模塊分頻器、秒計(jì)數(shù)器、分計(jì)數(shù)器、時(shí)計(jì)數(shù)器、動(dòng)態(tài)掃描控制器、7段譯碼器、鬧鐘比較器校時(shí)按鍵消抖單獨(dú)拆一個(gè)模塊。這樣拆的好處很直接——仿真時(shí)能單獨(dú)測(cè)每個(gè)計(jì)數(shù)器答辯時(shí)能指著模塊圖講清數(shù)據(jù)流向排查問(wèn)題時(shí)也能用“哪個(gè)模塊的輸出不對(duì)”快速定位。我見(jiàn)過(guò)不少人把按鍵邏輯和計(jì)數(shù)邏輯寫(xiě)進(jìn)同一個(gè)進(jìn)程最后綜合出一個(gè)幾百行的怪胎改一個(gè)功能要重新看半小時(shí)模塊化從第一步就省掉這種痛苦。2.2 關(guān)鍵選型用1Hz“使能脈沖”而不是分頻出一個(gè)1Hz時(shí)鐘這是新手最容易踩的第一個(gè)設(shè)計(jì)分岔。要得到“每秒走一下”的效果有兩種接法方案做法代價(jià)分頻時(shí)鐘把50MHz分頻成1Hz方波直接接秒計(jì)數(shù)器的clk工程里出現(xiàn)兩個(gè)時(shí)鐘域進(jìn)位鏈跨時(shí)鐘時(shí)序約束難寫(xiě)上板易出亞穩(wěn)態(tài)使能脈沖全局只有clk_50m一個(gè)時(shí)鐘分頻器只產(chǎn)生一個(gè)時(shí)鐘周期寬的1Hz脈沖計(jì)數(shù)器把脈沖當(dāng)使能需要理解“時(shí)鐘使能”的寫(xiě)法除此之外沒(méi)有明顯短板實(shí)踐中我一般無(wú)腦選使能脈沖。FPGA內(nèi)部所有時(shí)序邏輯只有一個(gè)全局時(shí)鐘時(shí)綜合工具最好布線時(shí)序收斂最容易仿真也不會(huì)出現(xiàn)“兩個(gè)時(shí)鐘沿誰(shuí)先到”這類玄學(xué)問(wèn)題。具體寫(xiě)法是計(jì)數(shù)器在rising_edge(clk_50m)下先判斷en_1hz 1為高才加一脈沖本身每秒鐘到來(lái)一次寬度嚴(yán)格是一個(gè)時(shí)鐘周期。順著這個(gè)思路進(jìn)位也必須是單周期脈沖。秒計(jì)數(shù)器從59跳到00的那一拍把carry拉高一個(gè)周期給分計(jì)數(shù)器看分計(jì)數(shù)器在下一拍上升沿看到carry為1就加一。反直覺(jué)的結(jié)論在這里carry是“電平”不是“時(shí)鐘”分鐘計(jì)數(shù)器不能用carry去做clk只能把它當(dāng)使能條件。誰(shuí)要是接了carry當(dāng)時(shí)鐘綜合工具會(huì)報(bào)警告仿真可能還對(duì)上板就會(huì)時(shí)不時(shí)跳數(shù)。計(jì)數(shù)器為什么選BCD而不是純二進(jìn)制因?yàn)樽罱K要驅(qū)動(dòng)7段譯碼器每位數(shù)碼管顯示0到9BCD碼直接對(duì)應(yīng)譯碼輸入。秒和分是模60十位只用0到5個(gè)位0到9如果搞成純二進(jìn)制6bit計(jì)數(shù)0到59譯碼前還得加一層二進(jìn)制轉(zhuǎn)BCD的組合邏輯白白多一個(gè)模塊。BCD計(jì)數(shù)的進(jìn)位判斷也直白個(gè)位到9再走一步十位到5再走一步就是59到00。工程代碼里所有計(jì)數(shù)器統(tǒng)一用4bit的std_logic_vector表示一位十進(jìn)制數(shù)避免混用。2.3 顯示選型動(dòng)態(tài)掃描刷新頻率怎么定才不閃顯示部分也有一個(gè)選型。六個(gè)數(shù)碼管如果全部靜態(tài)點(diǎn)亮需要6×742根段選線加6根位選線入門(mén)級(jí)FPGA的IO資源直接告急。所以工程里用的是動(dòng)態(tài)掃描六個(gè)數(shù)碼管共用一組7段數(shù)據(jù)線位選信號(hào)輪流把每一位點(diǎn)亮約1ms靠人眼視覺(jué)暫留看成“同時(shí)常亮”。刷新頻率的下限由人眼閃爍閾值決定約50Hz但那是單管的臨界值實(shí)際工程建議按100Hz以上設(shè)計(jì)。六位數(shù)碼管每位點(diǎn)亮1ms一個(gè)掃描周期6ms刷新率約167Hz亮度均勻且拍照也不出明顯暗紋。如果把點(diǎn)亮?xí)r間拉到10ms全周期60ms刷新率只有17Hz肉眼能直接看到“滾動(dòng)的亮度”。掃描信號(hào)生成很簡(jiǎn)單用分頻器產(chǎn)生1ms使能脈沖每來(lái)一次脈沖位選信號(hào)往后移一位。選動(dòng)態(tài)掃描還順帶解決一個(gè)資源問(wèn)題段碼譯碼器只需要一個(gè)六位數(shù)據(jù)靠多路選擇器輪流送進(jìn)去代碼量反而比靜態(tài)顯示更少。第3章直接給可以抄的代碼。3. 核心代碼實(shí)現(xiàn)分頻、計(jì)數(shù)、譯碼三段代碼直接抄這一章是整份資源的正文。三段代碼對(duì)應(yīng)三個(gè)最核心的模塊抄完它們時(shí)鐘的“走時(shí)”鏈路就通了。代碼風(fēng)格統(tǒng)一采用rst_n低有效異步復(fù)位、單一clk_50m時(shí)鐘域這是課程設(shè)計(jì)和工程實(shí)踐里最好講、最好查問(wèn)題的寫(xiě)法。3.1 分頻器產(chǎn)出1Hz秒脈沖和1ms掃描脈沖分頻器是整個(gè)工程的“心跳”。板載晶振通常給50MHz我們需要兩個(gè)節(jié)拍每秒一次的en_1hz給計(jì)數(shù)器走秒每毫秒一次的en_1ms給動(dòng)態(tài)掃描切位選。-- 分頻器: 50MHz 時(shí)鐘 - 1Hz 使能脈沖 1ms 使能脈沖 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity clk_div is port ( clk_50m : in std_logic; -- 板載 50MHz 晶振 rst_n : in std_logic; -- 低有效復(fù)位 en_1hz : out std_logic; -- 1Hz 單周期使能脈沖 en_1ms : out std_logic -- 1ms 單周期使能脈沖 ); end clk_div; architecture rtl of clk_div is constant CNT_1S : integer : 49_999_999; -- 50_000_000 - 1 constant CNT_1MS : integer : 49_999; -- 50_000 - 1 signal cnt_s : integer range 0 to CNT_1S : 0; signal cnt_ms : integer range 0 to CNT_1MS : 0; begin -- 1Hz: 計(jì)數(shù)到 49_999_999 時(shí)拉高 en_1hz 一個(gè)時(shí)鐘周期 process(clk_50m, rst_n) begin if rst_n 0 then cnt_s 0; en_1hz 0; elsif rising_edge(clk_50m) then if cnt_s CNT_1S then cnt_s 0; en_1hz 1; -- 只維持一個(gè)時(shí)鐘周期 else cnt_s cnt_s 1; en_1hz 0; end if; end if; end process; -- 1ms: 給動(dòng)態(tài)掃描的位選切換用 process(clk_50m, rst_n) begin if rst_n 0 then cnt_ms 0; en_1ms 0; elsif rising_edge(clk_50m) then if cnt_ms CNT_1MS then cnt_ms 0; en_1ms 1; else cnt_ms cnt_ms 1; en_1ms 0; end if; end if; end process; end rtl;邏輯說(shuō)明第一個(gè)進(jìn)程的計(jì)數(shù)器從0數(shù)到49,999,999一共50,000,000個(gè)時(shí)鐘周期正好1秒。每數(shù)到終值就把en_1hz拉高一個(gè)時(shí)鐘周期其余時(shí)間保持低電平。這個(gè)“一個(gè)周期寬”的脈沖不是1Hz時(shí)鐘不能拿來(lái)接計(jì)數(shù)器的clk只能當(dāng)使能條件。第二個(gè)進(jìn)程同理50,000個(gè)周期產(chǎn)生一次1ms脈沖。參數(shù)說(shuō)明CNT_1S寫(xiě)成49,999,999而不是50,000,000是計(jì)數(shù)器從0起步的經(jīng)典off-by-one陷阱。如果板載晶振不是50MHz把常數(shù)改成“晶振頻率減1”例如12MHz晶振就是11,999,999。CNT_1MS同理。兩個(gè)進(jìn)程獨(dú)立計(jì)數(shù)互不干擾這也是為什么我把它們拆成兩個(gè)進(jìn)程而不是合并。注意仿真時(shí)看en_1hz幾乎是一條低電平線每1秒才冒一個(gè)高脈沖這是正常的。想看它跳起來(lái)就臨時(shí)把CNT_1S改小仿真完再改回來(lái)。3.2 模60計(jì)數(shù)器BCD進(jìn)位與單周期carry設(shè)計(jì)秒和分都是模60計(jì)數(shù)器結(jié)構(gòu)完全一樣只是端口名不同。這里用秒計(jì)數(shù)器做代表直接抄完后復(fù)制改個(gè)名字就是分計(jì)數(shù)器。-- 秒計(jì)數(shù)器: 模60, BCD輸出, 單周期進(jìn)位 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity cnt_sec is port ( clk : in std_logic; -- 全局 50MHz 時(shí)鐘 rst_n : in std_logic; en : in std_logic; -- 1Hz 使能脈沖 sec_l : out std_logic_vector(3 downto 0); -- 個(gè)位 BCD sec_h : out std_logic_vector(3 downto 0); -- 十位 BCD carry : out std_logic -- 60 秒進(jìn)位脈沖 ); end cnt_sec; architecture rtl of cnt_sec is signal l : std_logic_vector(3 downto 0) : 0000; signal h : std_logic_vector(3 downto 0) : 0000; begin process(clk, rst_n) begin if rst_n 0 then l 0000; h 0000; carry 0; elsif rising_edge(clk) then carry 0; -- 默認(rèn)無(wú)進(jìn)位關(guān)鍵一行 if en 1 then if l 1001 then -- 個(gè)位到 9 l 0000; if h 0101 then -- 十位到 5即 59 秒 h 0000; carry 1; -- 產(chǎn)生單周期進(jìn)位 else h h 1; end if; else l l 1; end if; end if; end if; end process; sec_l l; sec_h h; end rtl;邏輯說(shuō)明每個(gè)時(shí)鐘上升沿先把carry清零再判斷使能。個(gè)位到9時(shí)回0同時(shí)看十位十位到5且個(gè)位到9說(shuō)明當(dāng)前是59下一秒回00并把carry拉高一個(gè)周期。carry 0這一行放在進(jìn)程開(kāi)頭是關(guān)鍵——如果不寫(xiě)carry會(huì)像置位了一樣一直保持高電平分計(jì)數(shù)器會(huì)連續(xù)加好幾秒。參數(shù)說(shuō)明en必須接分頻器的en_1hz不能接任何“時(shí)鐘”。sec_l和sec_h各自是4bit BCD不是合成的8bit數(shù)這樣sec_l可以直接喂給后面的譯碼多路選擇器。分計(jì)數(shù)器把端口名改成min_l/min_h、進(jìn)位改成給小時(shí)計(jì)數(shù)器邏輯一字不動(dòng)。小時(shí)計(jì)數(shù)器要另寫(xiě)因?yàn)樗悄?4而不是模60-- 小時(shí)計(jì)數(shù)器: 模24, 23 - 00 翻轉(zhuǎn) -- 假設(shè) hou_l 為個(gè)位, hou_h 為十位 if en 1 then if (hou_h 0010) and (hou_l 0011) then -- 23 點(diǎn) hou_h 0000; hou_l 0000; -- 翻到 00 點(diǎn) elsif hou_l 1001 then hou_l 0000; hou_h hou_h 1; else hou_l hou_l 1; end if; end if;邏輯說(shuō)明模24的進(jìn)位條件不是“十位到幾”而是整體等于23。所以先判斷hou_h0010且hou_l0011滿足就整體回00其他情況按BCD加法走。這個(gè)判斷順序很重要——它必須排在普通個(gè)位到9的判斷前面否則23點(diǎn)會(huì)先被當(dāng)成“個(gè)位到3的普通加一”處理永遠(yuǎn)不會(huì)翻轉(zhuǎn)。3.3 7段譯碼與掃描控制器讓BCD變成人眼能讀的數(shù)字計(jì)數(shù)器的輸出是BCD數(shù)碼管不認(rèn)BCD中間要過(guò)一層譯碼器。下面是共陰極數(shù)碼管的段碼表seg(6)到seg(0)依次對(duì)應(yīng)a到g輸出為1表示該段點(diǎn)亮。-- 7段譯碼器: BCD - 共陰極段碼 library ieee; use ieee.std_logic_1164.all; entity seg_dec is port ( bcd : in std_logic_vector(3 downto 0); seg : out std_logic_vector(6 downto 0) -- 依次為 a b c d e f g ); end seg_dec; architecture rtl of seg_dec is begin process(bcd) begin case bcd is when 0000 seg 1111110; -- 0 when 0001 seg 0110000; -- 1 when 0010 seg 1101101; -- 2 when 0011 seg 1111001; -- 3 when 0100 seg 0110011; -- 4 when 0101 seg 1011011; -- 5 when 0110 seg 1011111; -- 6 when 0111 seg 1110000; -- 7 when 1000 seg 1111111; -- 8 when 1001 seg 1111011; -- 9 when others seg 0000000; -- 無(wú)效 BCD 全滅 end case; end process; end rtl;邏輯說(shuō)明這是一個(gè)純組合邏輯進(jìn)程輸入bcd變輸出seg跟著變。when others分支必須寫(xiě)綜合工具才不會(huì)推斷出鎖存器——一旦漏掉綜合報(bào)告里出現(xiàn)未預(yù)期鎖存器上板后顯示會(huì)出現(xiàn)“花屏”。如果板子是共陽(yáng)極數(shù)碼管把每個(gè)8bit段碼按位取反即可也就是0和1互換。掃描控制器負(fù)責(zé)兩件事按1ms節(jié)拍切換位選信號(hào)同時(shí)用多路選擇器把當(dāng)前位的BCD送到譯碼器。-- 動(dòng)態(tài)掃描控制器: 位選輪換 BCD 多路選擇 -- 假設(shè) pos 表示當(dāng)前點(diǎn)亮第幾位, 0~5 signal pos : integer range 0 to 5 : 0; signal bcd_disp : std_logic_vector(3 downto 0); signal seg_sel : std_logic_vector(5 downto 0); process(clk, rst_n) begin if rst_n 0 then pos 0; elsif rising_edge(clk) then if en_1ms 1 then -- 每 1ms 切到下一位 if pos 5 then pos 0; else pos pos 1; end if; end if; end if; end process; -- 根據(jù) pos 選擇要顯示的 BCD 位 with pos select bcd_disp sec_l when 0, sec_h when 1, min_l when 2, min_h when 3, hou_l when 4, hou_h when 5, 0000 when others; -- 位選譯碼: 低有效舉例, 高有效板子取反 with pos select seg_sel 111110 when 0, 111101 when 1, 111011 when 2, 110111 when 3, 101111 when 4, 011111 when 5, 111111 when others;邏輯說(shuō)明pos每毫秒加一從0到5循環(huán)。bcd_disp根據(jù)pos從六個(gè)計(jì)數(shù)器的BCD輸出里選一個(gè)送給譯碼器seg_sel同時(shí)輸出位選讓對(duì)應(yīng)數(shù)碼管亮起來(lái)。with select是VHDL里寫(xiě)多路選擇器最直觀的語(yǔ)法相當(dāng)于查表。參數(shù)說(shuō)明位選極性強(qiáng)依賴板子原理圖。上面列的是低有效示例——位選線為0的那一位點(diǎn)亮如果板子是高有效把seg_sel的每個(gè)值按位取反寫(xiě)成000001這類。段碼和位選的極性是上板第一個(gè)坑第5章會(huì)展開(kāi)。4. 仿真驗(yàn)證用Testbench還原59到00和23到00的轉(zhuǎn)角代碼寫(xiě)完先別急著上板。仿真能提前暴露八成邏輯錯(cuò)誤而且能看到內(nèi)部信號(hào)比拿著示波器戳引腳高效得多。這一章講怎么給這套工程寫(xiě)Testbench以及三個(gè)仿真時(shí)最容易誤判的地方。4.1 別用真實(shí)分頻參數(shù)做全系統(tǒng)仿真把1Hz使能“加速”如果直接例化整個(gè)頂層并跑真實(shí)時(shí)鐘分頻器要數(shù)滿50,000,000拍才產(chǎn)生一個(gè)1Hz脈沖仿真工具跑幾十萬(wàn)拍都要卡半天等看到秒跳一次已經(jīng)是天文時(shí)間。常見(jiàn)做法是仿真時(shí)分頻常數(shù)臨時(shí)改小。把CNT_1S從49,999,999改成91Hz使能就變成“每10個(gè)時(shí)鐘來(lái)一次”邏輯行為不變仿真時(shí)間縮短五個(gè)數(shù)量級(jí)。更規(guī)范的做法是把分頻常數(shù)做成generic參數(shù)仿真時(shí)用generic map覆蓋-- 分頻器帶參數(shù)版本的關(guān)鍵寫(xiě)法 entity clk_div is generic ( CNT_1S : integer : 49_999_999 -- 仿真時(shí)通過(guò) generic map 覆蓋 ); port ( ... ); end clk_div;仿真頂層例化時(shí)dut_div: entity work.clk_div generic map (CNT_1S 9) -- 仿真加速: 10個(gè)時(shí)鐘一個(gè)脈沖 port map ( clk_50m clk, rst_n rst_n, en_1hz en_1hz, en_1ms en_1ms );邏輯說(shuō)明generic是VHDL的靜態(tài)參數(shù)綜合時(shí)用真實(shí)值仿真時(shí)用測(cè)試值覆蓋不改代碼就能兩套參數(shù)跑。參數(shù)說(shuō)明加速倍數(shù)別取得太極端CNT_1S在10到100之間比較合適——太小了en_1hz太密計(jì)數(shù)器每?jī)扇齻€(gè)時(shí)鐘就跳一下進(jìn)位關(guān)系反而不容易看清。如果只想驗(yàn)證計(jì)數(shù)器本身更直接的做法是根本不例化分頻器手動(dòng)生成使能脈沖給計(jì)數(shù)器見(jiàn)4.2。4.2 邊界態(tài)單獨(dú)測(cè)59到00、23到00各一個(gè)用例計(jì)數(shù)器的核心邏輯在邊界Testbench的主攻方向就是邊界。秒計(jì)數(shù)器驗(yàn)證目標(biāo)連續(xù)送入61個(gè)使能脈沖觀察59到00那一刻carry是否為1且只存在一個(gè)時(shí)鐘周期。-- Testbench: cnt_sec 模60邊界驗(yàn)證 library ieee; use ieee.std_logic_1164.all; entity tb_cnt_sec is end tb_cnt_sec; architecture sim of tb_cnt_sec is signal clk : std_logic : 0; signal rst_n : std_logic : 0; signal en : std_logic : 0; signal sec_l : std_logic_vector(3 downto 0); signal sec_h : std_logic_vector(3 downto 0); signal carry : std_logic; constant CLK_PERIOD : time : 20 ns; -- 對(duì)應(yīng) 50MHz begin clk not clk after CLK_PERIOD / 2; dut: entity work.cnt_sec port map (clk clk, rst_n rst_n, en en, sec_l sec_l, sec_h sec_h, carry carry); stim: process variable i : integer : 0; begin rst_n 0; wait for 100 ns; rst_n 1; wait for 20 ns; -- 連續(xù)給 61 個(gè)使能脈沖, 觀察 59 - 00 while i 61 loop wait until rising_edge(clk); en 1; wait until rising_edge(clk); en 0; i : i 1; end loop; assert sec_l 0000 and sec_h 0000 and carry 1 report 60秒進(jìn)位邏輯錯(cuò)誤 severity error; wait; end process; end sim;邏輯說(shuō)明wait until rising_edge(clk)把en的拉高和拉低精確對(duì)齊到時(shí)鐘邊沿。每個(gè)循環(huán)讓計(jì)數(shù)器看到恰好一個(gè)en1的有效采樣點(diǎn)循環(huán)61次計(jì)數(shù)器應(yīng)從0走到60并回到00。第61次使能就是60秒到00的翻轉(zhuǎn)點(diǎn)此時(shí)carry應(yīng)為1。參數(shù)說(shuō)明CLK_PERIOD設(shè)為20ns對(duì)應(yīng)50MHz晶振。en的脈沖寬度不用管因?yàn)橛?jì)數(shù)器只看每個(gè)上升沿時(shí)刻的en電平。斷言寫(xiě)在最后一次使能采樣之后、下一個(gè)時(shí)鐘沿到來(lái)之前carry還保持著高電平所以能直接判斷。小時(shí)計(jì)數(shù)器的23到00驗(yàn)證同理先手動(dòng)把hou_h和hou_l置成0010、0011再送一個(gè)使能斷言變?yōu)?000。注意這兩組測(cè)試必須分開(kāi)跑不要在一個(gè)用例里混著測(cè)否則仿真波形上很難定位是哪一段邏輯錯(cuò)了。4.3 仿真里的U態(tài)、毛刺與“仿真過(guò)了上板翻車”的分界線第一次跑仿真的人看到滿屏U和X會(huì)慌其實(shí)大多是激勵(lì)問(wèn)題。信號(hào)全是U先查復(fù)位有沒(méi)有釋放、端口有沒(méi)有懸空、std_logic信號(hào)是否初始化。毛刺則分兩種組合邏輯產(chǎn)生的競(jìng)爭(zhēng)毛刺和激勵(lì)本身沒(méi)對(duì)齊時(shí)鐘沿造成的采樣毛刺。前者要改設(shè)計(jì)——把進(jìn)位改成寄存器輸出像第3章那樣后者調(diào)整Testbench的wait位置即可。“仿真通過(guò)但上板不對(duì)”幾乎是每個(gè)FPGA項(xiàng)目必經(jīng)的一步。分界線很清晰功能仿真只驗(yàn)證邏輯正確性不驗(yàn)證時(shí)序收斂、引腳約束和復(fù)位極性。這三件事只有硬件說(shuō)了算。所以仿真全綠只是及格線第5章的五個(gè)坑是真正的殺手。5. 上板調(diào)試避坑五個(gè)翻車現(xiàn)場(chǎng)按順序查這一章的內(nèi)容全部來(lái)自真實(shí)調(diào)試記錄。仿真是邏輯的裁判上板是物理世界的裁判。以下五個(gè)問(wèn)題按出現(xiàn)頻率排序我建議每次上板都按這個(gè)順序過(guò)一遍。5.1 綜合下載都成功數(shù)碼管卻全滅現(xiàn)象工程綜合、下載都報(bào)告成功板上卻一個(gè)數(shù)碼管都不亮。原因九成是引腳約束缺失或引腳名寫(xiě)錯(cuò)。不寫(xiě)約束時(shí)綜合工具會(huì)給端口分配默認(rèn)引腳跟板子實(shí)際走線根本對(duì)不上引腳名寫(xiě)錯(cuò)等于把seg_data接到了芯片上沒(méi)有連接的管腳。兩者的共性問(wèn)題是“邏輯編譯沒(méi)錯(cuò)物理連接沒(méi)通”。解決打開(kāi)板子原理圖逐個(gè)記下段選、位選對(duì)應(yīng)的FPGA引腳寫(xiě)約束文件。以某主流綜合工具的語(yǔ)法為例set_location_assignment PIN_E1 -to seg_data[0] set_location_assignment PIN_E2 -to seg_data[1] set_location_assignment PIN_E3 -to seg_data[2] set_location_assignment PIN_E4 -to seg_data[3] set_location_assignment PIN_E5 -to seg_data[4] set_location_assignment PIN_E6 -to seg_data[5] set_location_assignment PIN_E7 -to seg_data[6] set_location_assignment PIN_F1 -to seg_sel[0] set_location_assignment PIN_F2 -to seg_sel[1] set_location_assignment PIN_F3 -to seg_sel[2] set_location_assignment PIN_F4 -to seg_sel[3] set_location_assignment PIN_F5 -to seg_sel[4] set_location_assignment PIN_F6 -to seg_sel[5]邏輯說(shuō)明約束文件把設(shè)計(jì)中每個(gè)端口綁定到芯片的物理引腳下載時(shí)工具按引腳布線。引腳不對(duì)數(shù)據(jù)根本送不到數(shù)碼管。參數(shù)說(shuō)明例子里的PIN_E1等是示意引腳編號(hào)必須替換成你板子原理圖上的真實(shí)編號(hào)。別的工具語(yǔ)法不同但原理一致——打開(kāi)管腳規(guī)劃器把端口拖到對(duì)應(yīng)引腳上再保存。提示別憑記憶寫(xiě)引腳。同一家開(kāi)發(fā)板不同批次也可能換引腳永遠(yuǎn)以手頭這塊板的原理圖為準(zhǔn)。5.2 時(shí)間走得忽快忽慢分頻常數(shù)和多時(shí)鐘域現(xiàn)象用手機(jī)對(duì)時(shí)幾分鐘就差幾秒而且誤差方向不穩(wěn)定有時(shí)快有時(shí)慢。原因第一是分頻常數(shù)off-by-one計(jì)數(shù)器終值寫(xiě)成50,000,000而不是49,999,999每秒多跑一個(gè)時(shí)鐘周期誤差雖然小但會(huì)穩(wěn)定累積。真正引起“忽快忽慢”的通常是第二類問(wèn)題——把en_1hz當(dāng)成時(shí)鐘去接秒計(jì)數(shù)器或者把進(jìn)位信號(hào)接到下一級(jí)的clk上。這樣工程里出現(xiàn)好幾個(gè)“次時(shí)鐘域”每個(gè)計(jì)數(shù)器各自為政進(jìn)位鏈的延遲疊加起來(lái)時(shí)間就飄了。解決回到第2章選型的結(jié)論全工程只保留一個(gè)clk_50m。檢查每一個(gè)進(jìn)程的敏感列表只能有clk_50m和rst_n所有計(jì)數(shù)器的加一條件都用if en 1控制。再核對(duì)分頻常數(shù)50MHz對(duì)應(yīng)49,999,999一個(gè)都不許差。# 一個(gè)自查腳本思路: 把源碼里所有進(jìn)程的敏感列表抓出來(lái) # 只允許出現(xiàn) clk_50m 和 rst_n, 出現(xiàn)其他信號(hào)就要改 grep -n if rising_edge *.vhd邏輯說(shuō)明grep只是幫你快速定位真正要改的是設(shè)計(jì)習(xí)慣——任何rising_edge里出現(xiàn)非系統(tǒng)時(shí)鐘的信號(hào)都要停下來(lái)想是不是把使能當(dāng)成了時(shí)鐘。參數(shù)說(shuō)明如果板載晶振不是50MHz分頻常數(shù)按實(shí)際頻率算例如100MHz晶振就是99,999,999。5.3 校時(shí)按鍵按一下時(shí)間跳好幾下現(xiàn)象校時(shí)模式下按一次加一時(shí)間從12跳到16甚至更多。原因機(jī)械按鍵按下瞬間觸點(diǎn)會(huì)彈跳產(chǎn)生一串毛刺時(shí)間跨度幾毫秒到十幾毫秒。如果按鍵信號(hào)直接進(jìn)計(jì)數(shù)器或校時(shí)邏輯這串毛刺會(huì)被當(dāng)成多次按下。解決加消抖計(jì)時(shí)。用1ms使能計(jì)數(shù)按鍵電平連續(xù)20ms穩(wěn)定才認(rèn)定有效同時(shí)輸出單周期脈沖給校時(shí)邏輯。-- 按鍵消抖: 20ms 穩(wěn)定判定, 輸出單周期按下脈沖 process(clk, rst_n) variable cnt_db : integer range 0 to 19_999 : 0; begin if rst_n 0 then key_pulse 0; cnt_db : 0; elsif rising_edge(clk) then if en_1ms 1 then if key_in_act 1 then -- key_in_act 為按下有效電平 if cnt_db 19_999 then -- 連續(xù) 20ms 保持按下 key_pulse 1; else cnt_db : cnt_db 1; end if; else cnt_db : 0; -- 有抖動(dòng), 清零重計(jì) key_pulse 0; end if; end if; end if; end process;邏輯說(shuō)明key_in_act是已經(jīng)按板子按鍵極性轉(zhuǎn)換過(guò)的信號(hào)按下為1。消抖計(jì)數(shù)器只在en_1ms到來(lái)時(shí)工作所以cnt_db19_999代表20ms。只要中間出現(xiàn)一次不穩(wěn)定計(jì)數(shù)器清零重新計(jì)時(shí)。key_pulse在穩(wěn)定20ms后被拉高但因?yàn)橹辉?ms節(jié)拍下更新它會(huì)輸出一串間隔1ms的脈沖——如果校時(shí)邏輯要的是“按一下只加一次”在外面再加一道上升沿檢測(cè)取key_pulse的第一個(gè)上升沿作為一次有效按下。參數(shù)說(shuō)明20ms是針對(duì)常見(jiàn)貼片輕觸開(kāi)關(guān)的經(jīng)驗(yàn)值。按鍵彈跳通常在5到15ms留一倍余量。消抖窗口太長(zhǎng)會(huì)犧牲手感太短濾不干凈如果換用自鎖開(kāi)關(guān)或品質(zhì)差的按鍵適當(dāng)加大到30ms。5.4 數(shù)碼管亮度閃爍用手機(jī)拍照尤其明顯現(xiàn)象肉眼看輕微閃拿手機(jī)拍會(huì)出黑色條紋。原因掃描頻率低于人眼和相機(jī)傳感器的采樣頻率。常見(jiàn)有兩個(gè)一是把掃描時(shí)鐘錯(cuò)誤地接到1Hz或更慢的節(jié)拍上二是每位點(diǎn)亮?xí)r間寫(xiě)得不均勻?qū)е铝炼戎芷谛圆▌?dòng)。解決把點(diǎn)亮?xí)r間統(tǒng)一刷新率不低于100Hz。六位顯示1ms一位全周期6ms刷新率約167Hz肉眼看不出閃爍。拍照出現(xiàn)暗紋時(shí)把點(diǎn)亮?xí)r間從1ms降到0.5ms全周期3ms刷新率333Hz暗紋基本消失代價(jià)是整體亮度略降。如果板上數(shù)碼管自帶驅(qū)動(dòng)芯片以驅(qū)動(dòng)芯片數(shù)據(jù)手冊(cè)規(guī)定的刷新窗口為準(zhǔn)不要自己硬懟。-- 掃描基準(zhǔn)參數(shù): 直接改分頻常數(shù)即可調(diào)整刷新率 -- CNT_1MS 49_999 - 每位置 1ms, 全周期 6ms, 約167Hz -- CNT_1MS 24_999 - 每位置 0.5ms, 全周期 3ms, 約333Hz邏輯說(shuō)明刷新率等于1秒除以掃描全周期。參數(shù)說(shuō)明改CNT_1MS是最快的調(diào)節(jié)手段不用動(dòng)掃描控制器代碼。調(diào)完看效果閃就調(diào)小暗就調(diào)大在3ms到10ms之間找平衡點(diǎn)。5.5 復(fù)位極性寫(xiě)反上板僵住的隱形兇手現(xiàn)象下載后數(shù)碼管全滅約束和數(shù)據(jù)通路都查過(guò)沒(méi)問(wèn)題手去按某個(gè)按鍵系統(tǒng)又忽然恢復(fù)。原因開(kāi)發(fā)板復(fù)位按鍵通常是低有效按下接地默認(rèn)上拉為高。頂層如果寫(xiě)成if rst 1 then復(fù)位上電后復(fù)位信號(hào)一直為高整個(gè)系統(tǒng)被按在復(fù)位態(tài)所有計(jì)數(shù)器一動(dòng)不動(dòng)。按到別的按鍵時(shí)如果那個(gè)按鍵恰好把某個(gè)信號(hào)拉低系統(tǒng)才“意外蘇醒”。解決查板級(jí)原理圖確認(rèn)按鍵按下時(shí)給FPGA的是高還是低。工程里統(tǒng)一用rst_n命名低有效復(fù)位進(jìn)程第一行固定寫(xiě)if rst_n 0。如果板子是高有效在頂層例化時(shí)做一次取反-- 高有效按鍵板子的適配寫(xiě)法 u_sec: entity work.cnt_sec port map ( clk clk_50m, rst_n not key_rst, -- 高有效轉(zhuǎn)低有效 en en_1hz, sec_l sec_l, sec_h sec_h, carry sec_carry );邏輯說(shuō)明not key_rst把板上高有效的復(fù)位信號(hào)取反后再接入內(nèi)部統(tǒng)一的低有效復(fù)位體系所有模塊的rst_n語(yǔ)義不變。參數(shù)說(shuō)明這一步必須在頂層適配不要在底層模塊里改復(fù)位極性否則換板子時(shí)底層代碼就廢了。注意上面五條每一條都真實(shí)存在而且順序是排過(guò)的——先查物理連接再查時(shí)鐘再查輸入抖動(dòng)再查顯示刷新最后查復(fù)位。按這個(gè)順序查通常十分鐘內(nèi)能定位。6. 進(jìn)階鬧鐘比較、整點(diǎn)報(bào)時(shí)與下一步擴(kuò)展基礎(chǔ)時(shí)鐘能走能顯示之后“多功能”的價(jià)值才體現(xiàn)出來(lái)。鬧鐘模塊的核心不是定時(shí)而是一個(gè)比較器把當(dāng)前時(shí)分和用戶預(yù)設(shè)的鬧鐘時(shí)分逐位比較相等就拉響蜂鳴器。比較邏輯本身簡(jiǎn)單真正要注意的是觸發(fā)時(shí)機(jī)和關(guān)閉條件。-- 鬧鐘比較: 每秒檢查一次, 匹配且秒為00時(shí)觸發(fā) process(clk, rst_n) begin if rst_n 0 then alarm_out 0; elsif rising_edge(clk) then if key_ack 1 then -- 按鍵手動(dòng)關(guān)鬧鐘 alarm_out 0; elsif en_1hz 1 then -- 每秒比較一次 if (min_h alm_h) and (min_l alm_l) and (sec_h 0000) and (sec_l 0000) then alarm_out 1; -- 整分觸發(fā), 保持直到關(guān)閉 end if; end if; end if; end process;邏輯說(shuō)明鬧鐘精確性要求不高到分鐘就夠所以只在秒為00時(shí)檢查一次。alarm_out一旦置1就保持直到key_ack按鍵到來(lái)。鬧鐘寄存器的寫(xiě)入復(fù)用校時(shí)按鍵——按下key_set進(jìn)入鬧鐘設(shè)置態(tài)key_add調(diào)小時(shí)和分鐘和校時(shí)邏輯共用一套消抖和邊沿檢測(cè)。整點(diǎn)報(bào)時(shí)同理在小時(shí)計(jì)數(shù)器進(jìn)位的那一個(gè)時(shí)鐘周期讓buzzer輸出一個(gè)約1秒的脈沖即可比鬧鐘更簡(jiǎn)單因?yàn)椴恍枰３帧Ｗ鐾牯[鐘這個(gè)工程就具備了課程設(shè)計(jì)答辯需要的全部要素。想再往前走有幾個(gè)明確的方向加12/24小時(shí)制切換給小時(shí)計(jì)數(shù)器加一個(gè)模式信號(hào)控制12點(diǎn)翻轉(zhuǎn)成1點(diǎn)加秒表功能把計(jì)數(shù)方向反轉(zhuǎn)并加運(yùn)行暫?？刂谱龅凸奶幚頍o(wú)操作時(shí)暫停掃描、只保留計(jì)時(shí)。每個(gè)方向都不需要改動(dòng)現(xiàn)有模塊在頂層多加一個(gè)選擇信號(hào)就行。這份源碼打包里的模塊順序就是按第3章的路徑排好的下載下來(lái)逐模塊跑通再按第5章的檢查單過(guò)一遍基本能實(shí)現(xiàn)一個(gè)晚上看到數(shù)碼管走起來(lái)。最后說(shuō)句實(shí)在話多功能數(shù)字時(shí)鐘最考驗(yàn)人的從來(lái)不是任何一個(gè)模塊而是把七個(gè)模塊串起來(lái)時(shí)那些“看起來(lái)對(duì)其實(shí)錯(cuò)”的細(xì)節(jié)。從那以后我每次上板前都強(qiáng)制走一遍檢查引腳約束核對(duì)、分頻常數(shù)重算、復(fù)位極性確認(rèn)、消抖參數(shù)檢查、掃描頻率估算五個(gè)點(diǎn)全過(guò)才下載。希望幫到你。本文還有配套的精品資源點(diǎn)擊獲取