簡(jiǎn)介這份資源面向FPGA開發(fā)者與通信工程學(xué)習(xí)者提供基于Xilinx平臺(tái)的OFDM通信系統(tǒng)基帶設(shè)計(jì)完整工程涵蓋符號(hào)映射、IFFT變換、循環(huán)前綴插入、加擾與均衡解碼等核心環(huán)節(jié)適合具備一定數(shù)字信號(hào)處理與硬件描述語(yǔ)言基礎(chǔ)、希望深入理解OFDM收發(fā)鏈路實(shí)現(xiàn)的中高級(jí)讀者。壓縮包共227個(gè)文件約4.4MB以Verilog源碼、VHDL模塊、ISE工程文件、XCO IP核配置、符號(hào)與原理圖文件及HTML文檔為主另含少量NGC網(wǎng)表與MIF數(shù)據(jù)文件完整保留了從RTL設(shè)計(jì)到綜合實(shí)現(xiàn)的工程結(jié)構(gòu)。目前已有1672人學(xué)習(xí)下載。讀者可從中獲取可綜合的FFT/IFFT核、映射解映射、加擾解擾等模塊化功能單元借助ISE工程與IP核配置快速?gòu)?fù)現(xiàn)仿真、理解并行計(jì)算優(yōu)化與資源時(shí)序約束思路是研究OFDM基帶硬件實(shí)現(xiàn)的實(shí)用參考。1. 從零搭一套 OFDM 基帶為什么 FPGA 才是那個(gè)對(duì)的選擇做通信基帶的人遲早會(huì)撞上一個(gè)問題算法在 MATLAB 里跑得好好的一搬到硬件上就各種不對(duì)。OFDM 尤其典型——它本身不復(fù)雜就是 IFFT 加循環(huán)前綴再加個(gè)映射但當(dāng)你真要在 FPGA 上把它跑通才會(huì)發(fā)現(xiàn)難點(diǎn)根本不在算法本身而在時(shí)序、資源和數(shù)據(jù)流的配合。這套基于 Xilinx FPGA 的 OFDM 通信系統(tǒng)基帶設(shè)計(jì)解決的就是從算法模型到硬件實(shí)現(xiàn)之間那段最容易翻車的路。它適合正在做通信方向畢設(shè)或課設(shè)的學(xué)生也適合需要快速搭一套基帶驗(yàn)證平臺(tái)的工程師。整條鏈路覆蓋了星座映射、IFFT/FFT、循環(huán)前綴插入與去除、同步和信道估計(jì)這些核心模塊每個(gè)模塊都有對(duì)應(yīng)的硬件實(shí)現(xiàn)思路和驗(yàn)證手段。下面按需求、設(shè)計(jì)、實(shí)現(xiàn)、驗(yàn)收的順序把整套方案拆開講清楚。2. 需求分析與技術(shù)選型基帶鏈路里哪些模塊必須自己做2.1 從系統(tǒng)指標(biāo)倒推模塊劃分拿到一個(gè) OFDM 基帶設(shè)計(jì)任務(wù)第一步不是打開 Vivado 就開始寫代碼而是先把系統(tǒng)指標(biāo)定下來(lái)。通常需要明確的參數(shù)包括子載波數(shù)量、循環(huán)前綴長(zhǎng)度、調(diào)制階數(shù)、采樣率、數(shù)據(jù)位寬。這幾個(gè)參數(shù)一旦確定整個(gè)鏈路的資源開銷和時(shí)序余量基本就鎖死了。以常見的配置為例64 個(gè)子載波、16 點(diǎn)循環(huán)前綴、QPSK 調(diào)制、50 MHz 系統(tǒng)時(shí)鐘。這個(gè)配置下IFFT 點(diǎn)數(shù)為 64數(shù)據(jù)位寬取 12 到 16 位比較合適——位寬太窄量化噪聲會(huì)直接惡化星座圖位寬太寬乘法器和 Block RAM 的資源消耗會(huì)迅速膨脹。我一般會(huì)先用 MATLAB 做定點(diǎn)仿真掃一遍位寬看 EVM 在哪個(gè)位寬下趨于收斂再把這個(gè)值帶到硬件里。模塊劃分上發(fā)送端需要星座映射、導(dǎo)頻插入、IFFT、循環(huán)前綴插入、上采樣如果需要。接收端對(duì)應(yīng)地需要同步、去循環(huán)前綴、FFT、信道估計(jì)與均衡、星座解映射。同步和信道估計(jì)是最容易出問題的兩個(gè)模塊后面會(huì)單獨(dú)展開。注意不要一上來(lái)就追求全鏈路一次跑通。先把發(fā)送端單獨(dú)驗(yàn)證用 ILA 抓 IFFT 輸出的時(shí)域波形確認(rèn)循環(huán)前綴位置正確再往下做接收端。2.2 為什么選 Xilinx 平臺(tái)而不是其他方案選 Xilinx FPGA 做 OFDM 基帶核心理由有三個(gè)。第一Xilinx 的 FFT IP 核成熟度高支持多種點(diǎn)數(shù)、多種數(shù)據(jù)格式配置靈活省去了自己手寫 FFT 的大量調(diào)試時(shí)間。第二Vivado 的仿真和調(diào)試工具鏈完整ILA集成邏輯分析儀可以在線抓取內(nèi)部信號(hào)對(duì)基帶調(diào)試來(lái)說(shuō)幾乎是剛需。第三DSP48 切片資源豐富做復(fù)數(shù)乘法、相關(guān)運(yùn)算時(shí)不用太擔(dān)心資源不夠。當(dāng)然如果只是做算法驗(yàn)證用 Zynq 的 ARM 核配合 PL 端做軟硬件協(xié)同也是常見做法。但純 FPGA 實(shí)現(xiàn)的好處是時(shí)序確定、延遲可控對(duì)通信系統(tǒng)來(lái)說(shuō)這一點(diǎn)很重要。具體選哪款芯片看你的邏輯資源和 DSP 切片數(shù)量需求一般 Artix-7 或 Kintex-7 系列就能覆蓋中等規(guī)模的 OFDM 基帶。2.3 開發(fā)環(huán)境與工具鏈配置工具鏈方面Vivado 是主力MATLAB 用來(lái)做算法建模和定點(diǎn)分析。如果涉及 Zynq還需要 Xilinx SDK 或 Vitis 來(lái)做軟件端開發(fā)。仿真階段Vivado Simulator 夠用但如果要做更復(fù)雜的測(cè)試平臺(tái)ModelSim 或 Questa 會(huì)更順手。一個(gè)容易被忽略的點(diǎn)是版本匹配。Vivado 的 IP 核版本和仿真庫(kù)版本必須一致否則綜合時(shí)會(huì)出現(xiàn) IP 核找不到或者端口不匹配的問題。我一般會(huì)在項(xiàng)目開始前就把 Vivado、MATLAB 和仿真器的版本對(duì)齊避免中途換版本導(dǎo)致工程打不開。3. 總體架構(gòu)設(shè)計(jì)發(fā)送端與接收端的數(shù)據(jù)流怎么走3.1 發(fā)送鏈路從比特流到基帶波形發(fā)送端的處理流程是輸入比特流 → 星座映射 → 導(dǎo)頻插入 → IFFT → 循環(huán)前綴插入 → 輸出基帶采樣。每一步都有對(duì)應(yīng)的硬件模塊模塊之間用 AXI-Stream 或自定義的 valid-ready 握手協(xié)議連接。星座映射模塊負(fù)責(zé)把串行比特流按調(diào)制階數(shù)分組映射成復(fù)數(shù)符號(hào)。QPSK 就是每 2 比特映射成一個(gè)復(fù)數(shù)點(diǎn)16QAM 則是每 4 比特。映射表通常用查找表實(shí)現(xiàn)把比特組合作為地址輸出對(duì)應(yīng)的 I 路和 Q 路幅度值。導(dǎo)頻插入是在頻域進(jìn)行的。以 64 子載波為例通常會(huì)占用若干子載波放導(dǎo)頻符號(hào)其余放數(shù)據(jù)。導(dǎo)頻的位置和值在收發(fā)兩端必須一致否則接收端做信道估計(jì)時(shí)會(huì)直接錯(cuò)位。IFFT 模塊直接調(diào)用 Xilinx FFT IP 核配置成 inverse 模式。這里有個(gè)細(xì)節(jié)IFFT 的輸出需要做縮放否則經(jīng)過(guò)多級(jí)蝶形運(yùn)算后數(shù)據(jù)會(huì)溢出。Xilinx FFT IP 核支持 scaled 和 unscaled 兩種模式scaled 模式下每級(jí)自動(dòng)右移省去了手動(dòng)縮放的麻煩但會(huì)引入一定的精度損失。我一般會(huì)在 MATLAB 里先仿真 scaled 模式下的 EVM確認(rèn)可接受后再用。循環(huán)前綴插入就是把 IFFT 輸出末尾的若干采樣點(diǎn)復(fù)制到幀頭。實(shí)現(xiàn)上用一個(gè)雙口 Block RAM 做緩沖先寫入 IFFT 輸出再按順序讀出讀的時(shí)候先讀末尾 CP 長(zhǎng)度的數(shù)據(jù)再讀全部數(shù)據(jù)。// 循環(huán)前綴插入模塊的核心邏輯簡(jiǎn)化版 // cp_len: 循環(huán)前綴長(zhǎng)度f(wàn)ft_len: IFFT 點(diǎn)數(shù) // 使用雙口 BRAM 做緩沖先寫后讀 always (posedge clk) begin if (wr_en) begin bram[wr_addr] din; // 寫入 IFFT 輸出數(shù)據(jù) wr_addr wr_addr 1; end end always (posedge clk) begin if (rd_en) begin // 先讀末尾 cp_len 個(gè)數(shù)據(jù)作為循環(huán)前綴 if (rd_cnt cp_len) dout bram[fft_len - cp_len rd_cnt]; else dout bram[rd_cnt - cp_len]; // 再讀完整幀數(shù)據(jù) rd_cnt rd_cnt 1; end end這段代碼的關(guān)鍵在于讀寫地址的控制。寫地址從 0 到 fft_len-1 順序?qū)懭胱x地址先跳到 fft_len-cp_len 處讀 cp_len 個(gè)點(diǎn)再?gòu)?0 讀到 fft_len-1。實(shí)際工程中還需要考慮讀寫沖突和幀同步信號(hào)通常會(huì)在幀頭加一個(gè) start 脈沖來(lái)對(duì)齊收發(fā)時(shí)序。3.2 接收鏈路同步、去 CP、FFT 與均衡接收端比發(fā)送端復(fù)雜得多因?yàn)橐幚淼氖墙?jīng)過(guò)信道后的信號(hào)存在時(shí)延、頻偏和噪聲。同步模塊負(fù)責(zé)找到幀的起始位置通常用前導(dǎo)序列做滑動(dòng)相關(guān)當(dāng)相關(guān)峰值超過(guò)閾值時(shí)判定為幀頭。這一步的精度直接影響后續(xù) FFT 的解調(diào)效果——同步偏了幾個(gè)采樣點(diǎn)星座圖就會(huì)明顯旋轉(zhuǎn)。去循環(huán)前綴是插入的逆操作把每個(gè) OFDM 符號(hào)的前 cp_len 個(gè)采樣點(diǎn)丟棄。實(shí)現(xiàn)上用一個(gè)計(jì)數(shù)器控制檢測(cè)到符號(hào)起始后跳過(guò) cp_len 個(gè)時(shí)鐘周期再開始輸出。FFT 模塊同樣調(diào)用 Xilinx FFT IP 核配置成 forward 模式。輸出是頻域數(shù)據(jù)需要送入信道估計(jì)與均衡模塊。信道估計(jì)通常用導(dǎo)頻做最小二乘LS估計(jì)然后在頻域做迫零均衡或 MMSE 均衡。LS 估計(jì)實(shí)現(xiàn)簡(jiǎn)單就是接收導(dǎo)頻除以本地導(dǎo)頻但噪聲放大問題在低信噪比下比較明顯。如果對(duì)性能要求高可以考慮 MMSE但需要知道噪聲功率實(shí)現(xiàn)復(fù)雜度會(huì)上升。// LS 信道估計(jì)與均衡的簡(jiǎn)化實(shí)現(xiàn) // rx_pilot: 接收到的導(dǎo)頻符號(hào)local_pilot: 本地導(dǎo)頻 // 復(fù)數(shù)除法用共軛乘法近似H_est rx_pilot * conj(local_pilot) / |local_pilot|^2 // 對(duì)于 QPSK 導(dǎo)頻|local_pilot|^2 為常數(shù)可省略除法 wire signed [15:0] h_real, h_imag; wire signed [15:0] eq_real, eq_imag; // 信道估計(jì)H rx_pilot * conj(local_pilot) assign h_real rx_pilot_real * local_pilot_real rx_pilot_imag * local_pilot_imag; assign h_imag rx_pilot_imag * local_pilot_real - rx_pilot_real * local_pilot_imag; // 均衡data_eq rx_data * conj(H) / |H|^2 // 實(shí)際實(shí)現(xiàn)中通常用查表或 CORDIC 做除法 assign eq_real rx_data_real * h_real rx_data_imag * h_imag; assign eq_imag rx_data_imag * h_real - rx_data_real * h_imag;這段代碼里信道估計(jì)用的是導(dǎo)頻的共軛乘法均衡用的是估計(jì)出的信道響應(yīng)的共軛。注意復(fù)數(shù)乘法的位寬——兩個(gè) 16 位數(shù)相乘會(huì)變成 32 位后續(xù)累加和截位要小心否則要么溢出要么精度損失過(guò)大。我一般會(huì)在每一級(jí)乘法后做飽和截位保留高位截掉低位具體截多少位看 MATLAB 定點(diǎn)仿真的結(jié)果。3.3 時(shí)鐘域與數(shù)據(jù)位寬的規(guī)劃整個(gè)基帶鏈路通常跑在同一個(gè)時(shí)鐘域下但 FFT IP 核內(nèi)部可能有自己的時(shí)鐘要求。如果系統(tǒng)時(shí)鐘和 FFT 核時(shí)鐘不一致就需要加異步 FIFO 做跨時(shí)鐘域處理。數(shù)據(jù)位寬方面I 路和 Q 路各 16 位是比較穩(wěn)妥的選擇給量化噪聲和運(yùn)算留足余量。資源規(guī)劃上64 點(diǎn) FFT 大概消耗幾個(gè) DSP48 和若干 Block RAM具體數(shù)量取決于配置。如果子載波數(shù)增加到 256 或 1024FFT 的資源消耗會(huì)顯著上升這時(shí)候需要考慮用流水線結(jié)構(gòu)或者時(shí)分復(fù)用來(lái)平衡資源和吞吐率。4. 關(guān)鍵模塊實(shí)現(xiàn)同步、信道估計(jì)與 IFFT 的硬件落地4.1 同步模塊滑動(dòng)相關(guān)與閾值判決同步是接收端第一個(gè)要過(guò)的坎。常用的方法是利用前導(dǎo)序列做滑動(dòng)相關(guān)把接收信號(hào)和本地已知的前導(dǎo)做逐點(diǎn)共軛相乘再累加當(dāng)累加值的模超過(guò)設(shè)定閾值時(shí)認(rèn)為找到了幀頭。實(shí)現(xiàn)上滑動(dòng)相關(guān)可以用一個(gè)移位寄存器加一個(gè)復(fù)數(shù)乘法累加器來(lái)做。移位寄存器長(zhǎng)度等于前導(dǎo)序列長(zhǎng)度每個(gè)時(shí)鐘周期移入一個(gè)新采樣點(diǎn)同時(shí)做一次相關(guān)運(yùn)算。相關(guān)結(jié)果的模平方和閾值比較超過(guò)閾值就輸出一個(gè)同步脈沖。閾值設(shè)定是個(gè)經(jīng)驗(yàn)活。設(shè)太高低信噪比下會(huì)漏檢設(shè)太低噪聲會(huì)引起虛警。我一般會(huì)先在 MATLAB 里跑一遍不同信噪比下的相關(guān)峰值分布取一個(gè)折中值再在硬件上用 ILA 抓實(shí)際相關(guān)輸出微調(diào)。注意滑動(dòng)相關(guān)的計(jì)算量不小如果前導(dǎo)序列較長(zhǎng)可以考慮用匹配濾波器結(jié)構(gòu)或者分段相關(guān)來(lái)降低資源消耗。4.2 信道估計(jì)與均衡LS 估計(jì)的定點(diǎn)實(shí)現(xiàn)信道估計(jì)的精度直接決定了解調(diào)性能。LS 估計(jì)雖然簡(jiǎn)單但在定點(diǎn)實(shí)現(xiàn)時(shí)有幾個(gè)細(xì)節(jié)要注意。第一導(dǎo)頻的幅度要?dú)w一化否則除法會(huì)溢出。第二估計(jì)出的信道響應(yīng)要做平滑濾波抑制噪聲。第三均衡后的數(shù)據(jù)要重新量化回解映射模塊需要的位寬。如果信道變化不快可以在時(shí)域?qū)Χ鄠€(gè)符號(hào)的信道估計(jì)做平均進(jìn)一步抑制噪聲。實(shí)現(xiàn)上用一個(gè)累加器加移位寄存器把連續(xù)幾個(gè)符號(hào)的估計(jì)值累加后取平均。代價(jià)是引入了額外的延遲但對(duì)靜態(tài)或慢變信道來(lái)說(shuō)完全可以接受。4.3 IFFT/FFT 的 IP 核配置與資源權(quán)衡Xilinx FFT IP 核的配置選項(xiàng)很多幾個(gè)關(guān)鍵參數(shù)需要根據(jù)系統(tǒng)需求來(lái)定。點(diǎn)數(shù)決定了變換長(zhǎng)度64 點(diǎn)適合短幀場(chǎng)景1024 點(diǎn)適合寬帶場(chǎng)景。數(shù)據(jù)格式有定點(diǎn)全精度、定點(diǎn)縮放和浮點(diǎn)三種定點(diǎn)縮放資源最省但精度最低浮點(diǎn)精度最高但資源消耗大。我一般用定點(diǎn)縮放在 MATLAB 里先驗(yàn)證精度夠用。流水線模式有自動(dòng)流水線、流水線流式和基 4 突發(fā)等。流式吞吐率最高但資源消耗也最大。如果系統(tǒng)對(duì)吞吐率要求不高用突發(fā)模式可以省不少資源。實(shí)際選型時(shí)先算一下系統(tǒng)需要的吞吐率再反推 FFT 核的配置。# Vivado 中配置 FFT IP 核的 Tcl 腳本片段 # 創(chuàng)建 FFT IP 核配置為 64 點(diǎn)、流水線流式、定點(diǎn)縮放 create_ip -name xfft -vendor xilinx.com -library ip -version 9.1 -module_name fft_64 set_property -dict [list \ CONFIG.transform_length {64} \ CONFIG.implementation_options {pipelined_streaming_io} \ CONFIG.data_format {fixed_point} \ CONFIG.scaling_options {scaled} \ CONFIG.rounding_modes {truncation} \ CONFIG.output_ordering {natural_order} \ ] [get_ips fft_64]這段 Tcl 腳本可以直接在 Vivado 的 Tcl Console 里運(yùn)行快速創(chuàng)建一個(gè)配置好的 FFT IP 核。注意output_ordering選natural_order還是bit_reversed_order——自然順序輸出方便后續(xù)處理但會(huì)多消耗一些 BRAM 做重排。如果后續(xù)模塊能接受位反轉(zhuǎn)順序選位反轉(zhuǎn)可以省資源。5. 避坑與常見問題基帶調(diào)試?yán)镒钊菀追嚨膸讉€(gè)點(diǎn)5.1 星座圖旋轉(zhuǎn)同步偏差還是頻偏現(xiàn)象接收端解調(diào)出的星座圖整體旋轉(zhuǎn)EVM 很差。原因通常是同步位置偏了幾個(gè)采樣點(diǎn)或者收發(fā)兩端存在載波頻偏。同步偏差導(dǎo)致 FFT 窗口不對(duì)齊頻偏導(dǎo)致子載波間干擾。解決先用 ILA 抓同步模塊的相關(guān)峰值位置確認(rèn)同步脈沖是否落在正確的位置。如果同步?jīng)]問題再檢查收發(fā)時(shí)鐘是否同源。頻偏校正可以在時(shí)域做也可以在頻域做時(shí)域用 CORDIC 做相位旋轉(zhuǎn)比較常見。5.2 IFFT 輸出溢出縮放策略沒配對(duì)現(xiàn)象IFFT 輸出數(shù)據(jù)出現(xiàn)飽和截?cái)嘈亲鶊D出現(xiàn)明顯的非線性失真。原因IFFT 的蝶形運(yùn)算會(huì)逐級(jí)放大數(shù)據(jù)如果沒有做縮放中間結(jié)果會(huì)溢出。解決在 FFT IP 核里啟用 scaled 模式讓每級(jí)自動(dòng)右移。右移的位數(shù)根據(jù)級(jí)數(shù)來(lái)定64 點(diǎn) FFT 是 6 級(jí)每級(jí)右移 1 位總共右移 6 位。如果覺得精度損失太大可以在最后一級(jí)不縮放把動(dòng)態(tài)范圍留給輸出。5.3 信道估計(jì)發(fā)散導(dǎo)頻位置對(duì)不上現(xiàn)象均衡后的數(shù)據(jù)完全無(wú)法解調(diào)星座圖散成一團(tuán)。原因收發(fā)兩端的導(dǎo)頻位置或?qū)ьl值不一致導(dǎo)致信道估計(jì)完全錯(cuò)誤。解決把收發(fā)兩端的導(dǎo)頻配置放在同一個(gè)頭文件或參數(shù)文件里確保兩邊引用的是同一組參數(shù)。仿真時(shí)先用理想信道無(wú)噪聲、無(wú)頻偏驗(yàn)證確認(rèn)導(dǎo)頻對(duì)齊后再加信道損傷。5.4 時(shí)序不收斂關(guān)鍵路徑太長(zhǎng)現(xiàn)象綜合實(shí)現(xiàn)后時(shí)序報(bào)告顯示建立時(shí)間違例系統(tǒng)跑不到目標(biāo)頻率。原因復(fù)數(shù)乘法器、相關(guān)累加器等模塊的組合邏輯太長(zhǎng)關(guān)鍵路徑延遲過(guò)大。解決在關(guān)鍵路徑上插入流水線寄存器把長(zhǎng)組合邏輯切成多級(jí)。代價(jià)是增加了延遲但對(duì)吞吐率影響不大。另外檢查是否用了過(guò)多的 DSP48 級(jí)聯(lián)必要時(shí)可以改用分布式算法或查表法。5.5 仿真通過(guò)但上板不對(duì)初始化與復(fù)位問題現(xiàn)象Vivado 仿真完全正確但下載到 FPGA 后輸出全是零或者亂碼。原因復(fù)位信號(hào)沒有正確釋放或者 BRAM 初始化文件沒有加載。解決檢查復(fù)位邏輯確保所有模塊的復(fù)位信號(hào)在系統(tǒng)啟動(dòng)后正確釋放。如果用了 BRAM 存初始化數(shù)據(jù)確認(rèn) COE 文件路徑正確且已包含在工程中。上板調(diào)試時(shí)先用 ILA 抓復(fù)位信號(hào)和時(shí)鐘鎖定信號(hào)確認(rèn)系統(tǒng)處于正常工作狀態(tài)。6. 驗(yàn)收與答辯怎么證明你的基帶真的跑通了驗(yàn)收這套 OFDM 基帶不能只看仿真波形說(shuō)“看起來(lái)對(duì)了”。我一般會(huì)按下面幾個(gè)層次來(lái)組織驗(yàn)收材料也方便答辯時(shí)講清楚。第一層是 MATLAB 定點(diǎn)仿真結(jié)果。把硬件里用的位寬、縮放策略、量化方式全部搬到 MATLAB 里跑一遍完整鏈路給出不同信噪比下的 BER 曲線。這條曲線是硬件性能的上限參考如果硬件實(shí)測(cè)和仿真差距在 1 dB 以內(nèi)說(shuō)明定點(diǎn)實(shí)現(xiàn)基本到位。第二層是 Vivado 行為仿真。用 testbench 灌入已知的比特流抓取發(fā)送端和接收端的關(guān)鍵信號(hào)對(duì)比 MATLAB 的中間結(jié)果。重點(diǎn)看 IFFT 輸出、同步峰值、信道估計(jì)值這幾個(gè)節(jié)點(diǎn)。仿真通過(guò)后把 testbench 里的信道模型換成帶噪聲和頻偏的再跑一遍確認(rèn)同步和均衡模塊能正常工作。第三層是上板實(shí)測(cè)。用 ILA 抓實(shí)際信號(hào)和仿真波形對(duì)比。如果條件允許可以用 DAC 輸出基帶信號(hào)再用 ADC 回采構(gòu)成一個(gè)閉環(huán)測(cè)試。閉環(huán)測(cè)試能暴露很多仿真里看不到的問題比如時(shí)鐘抖動(dòng)、電源噪聲、ADC/DAC 的非線性。答辯時(shí)我建議按“指標(biāo) → 架構(gòu) → 模塊 → 結(jié)果”的順序講。先說(shuō)你定的系統(tǒng)指標(biāo)是什么為什么這么定然后講總體架構(gòu)發(fā)送端和接收端各有哪些模塊再挑兩三個(gè)關(guān)鍵模塊展開講實(shí)現(xiàn)思路和遇到的坑最后給實(shí)測(cè)結(jié)果和仿真對(duì)比。評(píng)委最想看到的是你對(duì)問題的分析和解決過(guò)程而不是一堆漂亮的星座圖。提示答辯前把 ILA 抓的波形截圖整理好按模塊分類?，F(xiàn)場(chǎng)如果被問到某個(gè)細(xì)節(jié)能直接翻到對(duì)應(yīng)的波形圖比口頭解釋有說(shuō)服力得多。從那以后我每次做基帶項(xiàng)目都會(huì)在 MATLAB 定點(diǎn)仿真和上板實(shí)測(cè)之間強(qiáng)制走一遍逐模塊對(duì)比哪怕仿真看起來(lái)再完美也不跳過(guò)。希望幫到你。本文還有配套的精品資源點(diǎn)擊獲取