簡介面向FPGA數(shù)字信號處理與ADDA閉環(huán)實驗的DDS測試工程適合具備Verilog/VHDL基礎(chǔ)、需完成DAC波形合成與ADC采集頻譜驗證的學(xué)習(xí)者。工程以50MHz時鐘驅(qū)動DDS IP輸出正弦波將DAC模擬輸出自環(huán)至ADC由MMCM分頻提供25MHz采樣時鐘并使用ILA捕獲不少于2048點數(shù)據(jù)配合Matlab完成頻譜分析還可通過VIO修改頻率字生成1MHz和3MHz信號核對頻譜正確性。使用中需注意AN108為34針插頭1腳與Zynq底板對齊其低通濾波器通帶約0-20MHz。壓縮包共613個文件、約46.11MB以Verilog/VHDL源碼、約束與工程腳本、文本記錄、Matlab及批處理文件為主并含bit與ILA數(shù)據(jù)便于復(fù)現(xiàn)、對照和排錯。已有321人學(xué)習(xí)可作為課程實驗、項目驗證與自學(xué)參考。1. 一塊收發(fā)板卡調(diào)不通問題往往出在 DDS 那筆位寬賬上某開發(fā)者接手一塊帶 DAC 和 ADC 的板卡DAC 口接上示波器要么一條直線要么頻譜上雜散一大片。他先懷疑焊接又懷疑芯片換了兩片依舊。最后把工程翻出來逐行看才發(fā)現(xiàn)相位累加器的截斷位選錯了SPI 配置里還漏寫了一個分頻寄存器。這套 dds adda 測試工程文件就是一條從數(shù)字域生成波形、送進(jìn) DAC、再由 ADC 采回數(shù)字域的完整鏈路參考實現(xiàn)包含 DDS 內(nèi)核、DAC 驅(qū)動、ADC 采集、SPI 配置、仿真 testbench 和約束文件。它適合三類人剛上手 FPGA 想練一個完整閉環(huán)的初學(xué)者、正在做信號源或采集板需要快速驗證 ADDA 芯片的硬件工程師、以及想拿一套可改的骨架去派生產(chǎn)品的開發(fā)者。下面按代碼結(jié)構(gòu)一層層拆。2. DDS 內(nèi)核拆解32 位相位累加器到 12 位波形輸出的位寬賬DDS 的核心只有兩件事一個每個時鐘加一次的相位累加器和一張把相位映射成幅度的查找表。聽起來簡單但輸出頻率準(zhǔn)不準(zhǔn)、頻譜干不干凈全壓在這兩個模塊的位寬選擇上。這一章把內(nèi)核拆成三塊講累加器與頻率控制字、查找表的生成與例化、以及用 testbench 把結(jié)果對一遍。2.1 相位累加器與頻率控制字輸出頻率怎么算準(zhǔn)相位累加器的本質(zhì)是一個模 2^N 的計數(shù)器每個采樣時鐘加上一個固定的步進(jìn)值這個步進(jìn)就是頻率控制字。N 選 32 位是這類工程的常見做法因為 32 位配 50 MHz 采樣率能給出約 0.0116 Hz 的頻率分辨率做掃頻和頻點微調(diào)都夠用如果只做固定頻點輸出24 位也能湊合但一旦要改頻就會明顯感覺到臺階。// dds_core.v —— 相位累加器 正弦查找表 module dds_core #( parameter PHASE_W 32, // 相位累加器位寬決定頻率分辨率 fs/2^PHASE_W parameter LUT_AW 10, // 查找表地址位寬即保留的高位數(shù) parameter DATA_W 12 // 輸出幅度位寬決定量化噪聲底 )( input wire clk, input wire rst_n, input wire [PHASE_W-1:0] ftw, // 頻率控制字 output reg [DATA_W-1:0] wave_out ); reg [PHASE_W-1:0] phase_acc; wire [LUT_AW-1:0] lut_addr; // 取高 LUT_AW 位做地址低 (PHASE_W-LUT_AW) 位被丟棄 assign lut_addr phase_acc[PHASE_W-1 -: LUT_AW]; // 1024 點正弦表12 bit 無符號中心碼 2048 reg [DATA_W-1:0] sin_lut [0:(1LUT_AW)-1]; always (posedge clk or negedge rst_n) begin if (!rst_n) begin phase_acc {PHASE_W{1b0}}; wave_out {DATA_W{1b0}}; end else begin phase_acc phase_acc ftw; // 每拍累加一次 wave_out sin_lut[lut_addr]; // 查表輸出固定一拍延遲 end end endmodule輸出頻率的公式是fout ftw × fs / 2^PHASE_W其中 fs 是驅(qū)動這個模塊的采樣時鐘。舉個具體數(shù)字fs 取 50 MHz想要 1 MHz 輸出ftw 1e6 × 2^32 / 50e6 ≈ 85899346。這個數(shù)在寫寄存器或上位機(jī)下發(fā)時要按整數(shù)處理所以實際輸出會有極小的頻偏做頻率精度測試時把這個偏差算進(jìn)去別把它當(dāng)成芯片問題。lut_addr那行用了 Verilog 的位選語法[PHASE_W-1 -: LUT_AW]意思是從最高位往下取 LUT_AW 位。這一句就是相位截斷發(fā)生的地方也是后面頻譜雜散的主要來源之一位寬賬算不清雜散就會來敲門。2.2 波形查找表生成與例化LUT 深度和幅度位寬怎么定查找表不用手寫用腳本生成一個 hex 文件綜合時用$readmemh讀進(jìn)去。之所以用 hex 而不是直接寫initial塊是因為 1024 個點手寫容易錯位而且不同綜合工具對initial推斷 ROM 的支持程度不一樣hex 加顯式 ROM 原語是最穩(wěn)的組合。# gen_lut.py —— 生成 1024 點 12 bit 正弦表 import numpy as np LUT_AW, DATA_W 10, 12 n 1 LUT_AW t np.arange(n) / n # 正弦搬到 [0, 2^DATA_W-1] 的無符號區(qū)間中心碼為 2048 wave np.round((np.sin(2 * np.pi * t) 1) / 2 * (2**DATA_W - 1)).astype(int) with open(sin_lut.hex, w) as f: for v in wave: f.write(f{v:03x}\n) print(points , n, max , wave.max(), min , wave.min())參數(shù)怎么定取決于你想要的指標(biāo)。查找表深度 LUT_AW 決定相位量化臺階10 位就是 1/1024 個周期對應(yīng)的相位截斷雜散大約在 -60 dBc 量級如果做通信信號源要求 -80 dBc 以上就得把 LUT_AW 提到 12 到 14或者上相位抖動技術(shù)。幅度位寬 DATA_W 決定量化噪聲12 bit 對應(yīng)的理論 SNR 約 74 dB一般測試夠用要做到 16 bit 就得確認(rèn) DAC 本身的有效位數(shù)撐不撐得住別出現(xiàn)前端很干凈、后端芯片先飽和的情況。還要注意 ROM 的推斷方式。在綜合工具里顯式例化塊 RAM 或 ROM 原語把初始化文件綁定到原語上比讓工具自己從case語句推斷更可控。我一般會在頂層單獨放一個rom_sin包裝模塊把原語和初始化路徑都收進(jìn)去改位寬時只動這一個文件。2.3 仿真驗證用 Testbench 把頻率、幅度和雜散對一遍上板之前先在仿真里把數(shù)對清楚能省掉大量示波器前的來回。Testbench 要做三件事給時鐘和復(fù)位、下發(fā)一個已知的 ftw、把輸出抓下來做頻譜分析。// tb_dds.v —— 1 MHz 輸出驗證 timescale 1ns/1ps module tb_dds; reg clk, rst_n; reg [31:0] ftw; wire [11:0] wave; // 50 MHz 采樣時鐘 initial clk 1b0; always #10 clk ~clk; dds_core #(.PHASE_W(32), .LUT_AW(10), .DATA_W(12)) u_dds ( .clk(clk), .rst_n(rst_n), .ftw(ftw), .wave_out(wave) ); initial begin rst_n 1b0; ftw 32d0; #100 rst_n 1b1; // fout ftw * 50MHz / 2^32 1MHz ftw 32d85899346; #200000 $stop; end // 把輸出寫文件交給腳本做 FFT integer fd; initial fd $fopen(wave_out.txt, w); always (posedge clk) if (rst_n) $fdisplay(fd, %d, wave); endmodule這個 testbench 有兩個細(xì)節(jié)值得說。第一ftw是在復(fù)位釋放之后才賦值的這樣累加器從零相位起步波形起點干凈方便對齊分析。第二把每個采樣點寫進(jìn)文本文件后面用腳本讀出來做 FFT比在仿真波形窗口里目測周期靠譜得多。跑 200000 個時鐘點1 MHz 信號大約有 4000 個周期做頻譜分析的分辨率足夠看清前幾次諧波和雜散。仿真跑完看三個數(shù)基波頻點是否落在預(yù)期的 1 MHz 附近、幅度是否接近滿量程的 80%、以及二次三次諧波和相位截斷雜散大概在什么電平。三項都符合預(yù)期再上板否則先回去改 LUT_AW 或 DATA_W。3. ADDA 鏈路搭建DAC 輸出到 ADC 回采的時鐘與接口對齊DDS 出來的是一串?dāng)?shù)字碼要變成模擬波形得經(jīng)過 DAC模擬波形再回到數(shù)字域得經(jīng)過 ADC。這一段鏈路的坑比 DDS 內(nèi)核還密集因為涉及外部器件、PCB 走線和時鐘相位。這一章按信號流向來拆DAC 接口、ADC 回采、SPI 配置。3.1 DAC 并行接口時序建立保持時間不是玄學(xué)大多數(shù)中速 DAC 走并行 CMOS 或 LVDS 接口主機(jī)在每個時鐘沿把數(shù)據(jù)推出去DAC 在下一個沿采樣。問題出在數(shù)據(jù)和時鐘的相位關(guān)系上時鐘走線比數(shù)據(jù)線長一點或者負(fù)載電容不同采樣沿就可能落在數(shù)據(jù)跳變的位置輸出波形上表現(xiàn)為毛刺或碼間干擾。// dac_drv.v —— 把 DDS 輸出打一拍再送出去 module dac_drv ( input wire dac_clk, // 與數(shù)據(jù)同源的輸出時鐘 input wire rst_n, input wire [11:0] din, // 來自 dds_core output reg [11:0] dac_data, output wire dac_clk_o ); // 輸出時鐘反相讓 DAC 在數(shù)據(jù)穩(wěn)定的中間采樣 assign dac_clk_o ~dac_clk; always (posedge dac_clk or negedge rst_n) begin if (!rst_n) dac_data 12d0; else dac_data din; // 寄存器輸出縮短組合路徑 end endmodule這里把時鐘反相是常見做法目的是把采樣沿挪到數(shù)據(jù)眼圖中心。具體反不反相得看 DAC 手冊里寫的采樣沿是上升沿還是下降沿以及 PCB 上時鐘和數(shù)據(jù)誰長。血淚經(jīng)驗是別憑感覺先用示波器同時抓時鐘和數(shù)據(jù)看沿和沿之間差多少再決定要不要在 PLL 里加相位偏移?，F(xiàn)在很多 FPGA 的 IO 單元支持可編程輸出延遲比改 PCB 現(xiàn)實得多。還有一點DAC 的時鐘最好和 FPGA 內(nèi)部邏輯時鐘同源從同一個 PLL 出來別一個用外部晶振一個用內(nèi)部 PLL那樣相位關(guān)系每次上電都可能不一樣。3.2 ADC 回采與數(shù)據(jù)對齊源同步接口怎么接ADC 回來的數(shù)據(jù)通常帶一個隨路時鐘DCO數(shù)據(jù)在這個時鐘的沿上有效。FPGA 端要做的第一件事是用 IDDR 或 IDELAY 把數(shù)據(jù)和時鐘對齊第二件事才是把它拼成完整樣本送進(jìn)內(nèi)部邏輯。// adc_capture.v —— 源同步雙沿采樣 module adc_capture ( input wire adc_clk_p, // 隨路差分時鐘 input wire adc_clk_n, input wire [11:0] adc_d_p, input wire [11:0] adc_d_n, output reg [11:0] sample, output reg sample_vld ); wire adc_clk; wire [11:0] adc_d; // 差分輸入轉(zhuǎn)單端實際工程用 IBUFDS 原語 IBUFDS u_clk (.I(adc_clk_p), .IB(adc_clk_n), .O(adc_clk)); genvar i; generate for (i0; i12; ii1) begin : g_ibuf IBUFDS u_d (.I(adc_d_p[i]), .IB(adc_d_n[i]), .O(adc_d[i])); end endgenerate // 用隨路時鐘直接采數(shù)據(jù)配合 IDELAY 調(diào)相位 always (posedge adc_clk) begin sample adc_d; // 一字節(jié)對齊 sample_vld 1b1; end endmodule這段代碼是骨架實際工程里要根據(jù) ADC 的數(shù)據(jù)格式?jīng)Q定是 SDR 還是 DDR。如果 ADC 是 DDR 輸出一個時鐘周期出兩個樣本那就得用 IDDR 原語把上升沿和下降沿的數(shù)據(jù)分別抓下來再拼成一個 24 位的字。很多初次接觸的人在這里翻車直接把 DDR 數(shù)據(jù)當(dāng) SDR 處理采到的波形頻率正好差一半。數(shù)據(jù)位對齊也是容易出錯的地方。ADC 輸出可能是 12 位左對齊或右對齊上位機(jī)解析時如果位序搞反波形就會變成階梯狀的亂碼。判斷方法很簡單輸入一個已知幅度的直流或低頻正弦看碼值范圍對不對偏了就是位序問題。3.3 SPI 配置寄存器上電序列與配置幀ADDA 芯片上電后不會自己工作得靠 SPI 把內(nèi)部寄存器一個個寫進(jìn)去時鐘分頻、輸出使能、增益、省電模式。配置順序在手冊里通常有明確規(guī)定比如必須先寫時鐘分頻再開輸出否則輸出端可能出瞬態(tài)沖擊。// spi_cfg.v —— 按序?qū)懭?16 bit 配置幀 module spi_cfg #( parameter CLK_DIV 8 // 50MHz / (2*8) ≈ 3.1MHz SCLK )( input wire clk, input wire rst_n, output reg sclk, output reg sdin, output reg cs_n, output reg cfg_done ); // 配置表高位是寄存器地址低位是數(shù)據(jù) reg [15:0] cfg_rom [0:7]; initial begin cfg_rom[0] 16h1C_03; // 時鐘分頻 cfg_rom[1] 16h20_01; // 數(shù)據(jù)格式 cfg_rom[2] 16h24_80; // 增益設(shè)置 cfg_rom[3] 16h00_01; // 輸出使能放最后 // 其余按芯片手冊補(bǔ)充 end reg [3:0] idx; reg [4:0] bit_cnt; reg [15:0] shift_reg; reg [7:0] div_cnt; reg busy; always (posedge clk or negedge rst_n) begin if (!rst_n) begin idx 4d0; bit_cnt 5d0; sclk 1b0; cs_n 1b1; cfg_done 1b0; busy 1b0; end else if (!busy) begin // 取下一幀并拉低片選 if (idx 4d4) begin shift_reg cfg_rom[idx]; cs_n 1b0; busy 1b1; bit_cnt 5d15; end else begin cfg_done 1b1; // 全部寫完通知上層 end end else begin // 簡單分頻打 SCLK上升沿推數(shù)據(jù) if (div_cnt CLK_DIV-1) begin div_cnt 8d0; sclk ~sclk; if (!sclk) begin sdin shift_reg[15]; shift_reg {shift_reg[14:0], 1b0}; if (bit_cnt 0) begin busy 1b0; cs_n 1b1; idx idx 1b1; end else begin bit_cnt bit_cnt - 1b1; end end end else begin div_cnt div_cnt 1b1; end end end endmodule這段狀態(tài)機(jī)比較樸素但把三件關(guān)鍵事講清楚了配置表順序、SCLK 分頻、以及cfg_done握手信號。CLK_DIV不能設(shè)太小很多 ADDA 芯片的 SCLK 上限只有幾 MHz跑太快寫進(jìn)去的值會錯位表現(xiàn)出來的現(xiàn)象是部分寄存器生效、部分不生效。穩(wěn)妥做法是先按手冊上限的一半跑調(diào)通之后再往上加。cfg_done這個信號一定要接到頂層用它去釋放 DDS 和 DAC 驅(qū)動的復(fù)位保證配置寫完之前數(shù)據(jù)通路是靜默的避免上電瞬間輸出一段不受控的波形沖擊后級電路。4. 工程結(jié)構(gòu)與板級聯(lián)調(diào)從綜合約束到 ILA 抓波形代碼寫對只是第一步工程結(jié)構(gòu)亂、約束不到位、板上調(diào)試沒手段一樣跑不出結(jié)果。這一章講目錄怎么分、SDC 怎么寫、以及用 ILA 或 SignalTap 抓關(guān)鍵信號的方法。4.1 目錄結(jié)構(gòu)RTL、仿真、約束、腳本怎么分層測試工程最容易越改越亂一個頂層文件里塞進(jìn) DDS、SPI、ADC 采集和狀態(tài)機(jī)改一個參數(shù)要翻半天。我一般按功能分層源碼、仿真、約束、構(gòu)建腳本各占一個目錄頂層只做例化和連線。dds_adda_test/ ├── rtl/ │ ├── dds_top.v # 頂層只例化和連接 │ ├── dds_core.v # 相位累加器 查找表 │ ├── rom_sin.v # 顯式 ROM 原語包裝 │ ├── dac_drv.v # DAC 并行接口 │ ├── adc_capture.v # ADC 源同步采集 │ ├── spi_cfg.v # 上電配置 │ └── clk_gen/ # PLL 與時鐘分頻 ├── sim/ │ ├── tb_dds.v │ ├── tb_spi_cfg.v │ └── sin_lut.hex ├── constr/ │ ├── pin_assign.tcl # 引腳約束 │ └── timing.sdc # 時序約束 ├── script/ │ ├── build.tcl # 綜合實現(xiàn)腳本 │ └── gen_lut.py └── doc/ └── reg_map.md # 寄存器映射表這樣分層的好處是二次開發(fā)時替換器件只動clk_gen和pin_assign.tcl改 DDS 位寬只動dds_core.v的參數(shù)模塊之間靠端口連接不靠全局信號互相耦合。reg_map.md這份寄存器映射表看著不起眼實際調(diào)試時是最省事的文檔SPI 配置改了哪一位不用回頭翻代碼。4.2 時序約束與時序收斂SDC 怎么寫不寫約束直接跑綜合工具會按默認(rèn)規(guī)則布線跑個幾十兆可能沒問題一旦 DAC 時鐘上到百兆路徑延遲超標(biāo)就會出現(xiàn)間歇性數(shù)據(jù)錯誤這種問題最難查因為邏輯仿真完全正確。# timing.sdc —— DDS ADDA 關(guān)鍵約束 create_clock -name sys_clk -period 20.000 [get_ports clk_50m] create_clock -name dac_clk -period 8.000 [get_ports dac_clk_p] # DAC 輸出接口數(shù)據(jù)和時鐘同源約束輸出延遲 set_output_delay -clock dac_clk -max 2.000 [get_ports dac_data[*]] set_output_delay -clock dac_clk -min -1.000 [get_ports dac_data[*]] # ADC 輸入接口按芯片手冊的 tCO 和板級走線延遲給值 set_input_delay -clock adc_clk -max 3.000 [get_ports adc_d_p[*]] set_input_delay -clock adc_clk -min 1.000 [get_ports adc_d_p[*]] # DDS 內(nèi)部路徑為單周期不用額外 multicycle set_false_path -from [get_ports rst_n]set_output_delay里的數(shù)字來自 DAC 的建立時間和板級走線延遲沒有實測數(shù)據(jù)時先按手冊典型值給跑完時序報告再看裕量。set_input_delay同理ADC 手冊里會給一個 tCO時鐘到數(shù)據(jù)輸出延遲板級延遲用走線長度除以信號傳播速度估算。這些值不是湊出來的每一項都能在手冊或 PCB 文件里找到出處。約束跑完之后重點看兩個報告建立時間 slack 是不是正、保持時間有沒有違例。建立違例可以通過降頻或插寄存器解決保持違例通常意味著時鐘偏斜太大得回去看 PLL 和時鐘樹。4.3 板上調(diào)試用 ILA 或 SignalTap 抓相位累加器和 ADC 數(shù)據(jù)第一次上板最想知道的是 DDS 到底有沒有在跑、SPI 有沒有配置成功、ADC 回來的數(shù)據(jù)長什么樣。這三個問題都可以用嵌入式邏輯分析儀回答不用外接示波器。// 在頂層插入 ILA 觀察點Xilinx 風(fēng)格Altera 對應(yīng) SignalTap ila_dds u_ila ( .clk (dac_clk), .probe0 (phase_acc), // 32 bit 相位累加器 .probe1 (wave_out), // 12 bit 波形輸出 .probe2 (cfg_done), // 配置完成標(biāo)志 .probe3 (adc_sample) // ADC 回采樣本 );抓相位累加器是最直接的診斷手段如果它一直在累加說明 DDS 在跑如果它停在某個值不動檢查時鐘和復(fù)位。抓wave_out看波形是否連續(xù)、有沒有跳變。抓cfg_done確認(rèn) SPI 配置走完。抓adc_sample和wave_out同時對比能看出回采鏈路有沒有對齊。觸發(fā)條件設(shè)成cfg_done的上升沿就能抓到配置完成那一刻前后的信號判斷配置是否按預(yù)期生效。ILA 的采樣深度有限抓長時間掃頻時把觸發(fā)設(shè)在掃頻起點避免采到一堆重復(fù)數(shù)據(jù)。5. 避坑與常見問題排查頻率翻倍、雜散和數(shù)據(jù)全零調(diào)試這套工程時遇到的多數(shù)問題都有固定套路現(xiàn)象、原因、解決辦法能對得上號。下面五條是按出現(xiàn)頻率排的每條都按現(xiàn)象、原因、解決三步寫。5.1 現(xiàn)象DAC 輸出頻率正好是設(shè)定值的一半或兩倍原因通常是接口的采樣沿理解錯了。DAC 如果是雙沿采樣DDR一個時鐘周期輸出兩個點而代碼按單沿給數(shù)據(jù)實際輸出頻率就差一倍。另一種情況是 DDS 的采樣時鐘取自 DAC 時鐘的二分頻ftw 卻按原始時鐘計算。解決辦法是先確認(rèn) DAC 手冊里寫的是 SDR 還是 DDRDDR 情況下用 ODDR 原語把兩個樣本拼到一個時鐘周期里然后核對fout ftw × fs / 2^N里的 fs 是不是真正驅(qū)動 DDS 內(nèi)核的那個時鐘頻率別拿外部晶振頻率直接代進(jìn)去。5.2 現(xiàn)象頻譜上出現(xiàn)等間隔雜散基波兩側(cè)對稱這是相位截斷和幅度量化的典型特征。相位累加器 32 位、查找表只取高 10 位低 22 位被丟掉相當(dāng)于給相位加了一個周期性的誤差反映到頻譜上就是圍繞基波的一串離散雜散。幅度量化 12 bit 貢獻(xiàn)的是寬帶噪聲底兩者疊加。解決辦法分兩步先加大 LUT_AW 到 12 或 13雜散電平會明顯下降如果還不夠加相位抖動在截斷前疊加一個偽隨機(jī)序列把離散雜散攤平成噪聲。幅度側(cè)可以在輸出前做一級數(shù)字預(yù)失真或者干脆換 14 bit 的 DAC 擴(kuò)大動態(tài)范圍。5.3 現(xiàn)象ADC 回采數(shù)據(jù)全零或全 F先看 ADC 時鐘有沒有到芯片用示波器量 ADC 的輸入時鐘腳沒波形就是 PLL 或時鐘分配的問題。時鐘正常但數(shù)據(jù)不動多半是 SPI 配置里輸出使能位沒寫、或者省電模式?jīng)]退出。解決辦法是把 SPI 配置表逐條讀回驗證——很多 ADDA 芯片支持讀寄存器用同一個 SPI 接口發(fā)讀命令把讀回值和寫入值比對。讀回不對就降低 SCLK 頻率重試SCLK 太快是配置失敗最常見的原因。5.4 現(xiàn)象上電偶爾不正常按一下復(fù)位就好這種偶發(fā)問題最消耗時間。常見原因是 SPI 配置和 DDS 復(fù)位釋放的先后順序沒控制好配置還沒寫完 DDS 就開始出數(shù)DAC 輸出一段失控波形或者復(fù)位信號是異步的釋放時刻落在時鐘沿附近觸發(fā)亞穩(wěn)態(tài)。解決辦法是把cfg_done作為 DDS 和 DAC 驅(qū)動復(fù)位的釋放條件串成一條鏈上電復(fù)位 → SPI 配置 → 配置完成 → 釋放數(shù)據(jù)通路。復(fù)位信號進(jìn)各模塊前先做兩級同步消除亞穩(wěn)態(tài)。5.5 現(xiàn)象仿真全對板上 ILA 抓到的查找表輸出不對綜合工具把case語句推斷成 ROM 時地址位寬或初始化方式可能和預(yù)期不一致尤其是換工具鏈或換器件系列之后。另一種情況是$readmemh的文件路徑在綜合時找不到工具靜默生成全零 ROM仿真因為路徑設(shè)置不同反而正常。解決辦法是顯式例化 ROM 原語把初始化文件綁定到原語的INIT_FILE屬性上不依賴工具推斷。綜合日志里搜一下readmem相關(guān)的 warning路徑問題一般會有提示別忽略。6. 二次開發(fā)把測試工程改成可掃頻、可調(diào)幅的信號源這套工程跑通之后離一個能用的信號源還有段距離。測試工程通常只輸出固定頻點、固定幅度實際項目里往往需要掃頻、調(diào)幅、甚至加簡單調(diào)制。改造的入口在 DDS 的頻率控制字和幅度通路上不用動 ADDA 接口層。掃頻的常見做法是加一個步進(jìn)計數(shù)器每隔固定時間把 ftw 加上一個增量增量大小決定掃頻速度起始值和終止值決定掃頻范圍。下面是一個最小改動版本// sweep_ctrl.v —— 線性掃頻控制 module sweep_ctrl #( parameter PHASE_W 32, parameter FS 50_000_000, // 采樣率 parameter F_START 100_000, // 起始頻率 100 kHz parameter F_STOP 10_000_000, // 終止頻率 10 MHz parameter STEP_MS 10 // 每 10 ms 步進(jìn)一次 )( input wire clk, input wire rst_n, input wire sweep_en, output reg [PHASE_W-1:0] ftw ); localparam integer FTW_START (F_START * (1PHASE_W)) / FS; localparam integer FTW_STOP (F_STOP * (1PHASE_W)) / FS; localparam integer FTW_STEP 1024; // 步進(jìn)量越小掃得越細(xì) localparam integer CNT_MAX (FS / 1000) * STEP_MS; reg [31:0] cnt; always (posedge clk or negedge rst_n) begin if (!rst_n) begin cnt 32d0; ftw FTW_START; end else if (sweep_en) begin if (cnt CNT_MAX) begin cnt 32d0; // 到頂回繞形成循環(huán)掃頻 ftw (ftw FTW_STEP FTW_STOP) ? FTW_START : ftw FTW_STEP; end else begin cnt cnt 1b1; end end end endmodule調(diào)幅更簡單在 DDS 輸出后面串一個乘法器用另一個低頻 DDS 產(chǎn)生調(diào)制包絡(luò)兩者相乘再送 DAC。注意位寬要擴(kuò)展12 bit 乘 12 bit 得到 24 bit截位回 12 bit 時加飽和邏輯避免溢出翻轉(zhuǎn)產(chǎn)生爆音。改造完怎么驗證我的習(xí)慣是分三步先在仿真里把掃頻起止頻率和步進(jìn)時間打印出來和預(yù)期值對再上板用 ILA 抓 ftw確認(rèn)它按步進(jìn)遞增最后接示波器看實際輸出頻率變化。三步里任何一步對不上就回到對應(yīng)模塊改別跳步。還有一點值得提前考慮如果后面要接上位機(jī)控制把 ftw、幅度因子、掃頻參數(shù)都做成寄存器用一個簡單的命令解析模塊統(tǒng)一管理比散落在各模塊里的參數(shù)好維護(hù)得多。寄存器映射表在第一次寫的時候就建好后面加功能不容易亂。從那以后我每次改 DDS 相關(guān)工程都強(qiáng)制先跑一遍仿真頻譜分析再上板抓 ILA兩條都對上才動示波器。這個習(xí)慣幫我省掉了很多次在板子前盲猜的時間。希望幫到你。本文還有配套的精品資源點擊獲取