1. 襯底到底該接哪兒一個被很多人忽略的基礎(chǔ)問題做模擬電路或者版圖的朋友尤其是剛?cè)胄械拇蟾怕识加龅竭^這個場景畫原理圖的時候NMOS的襯底引腳隨手就接到了地上PMOS的襯底引腳隨手就接到了電源上仿真跑通了功能也對了于是就覺得沒問題。但等到流片回來測試發(fā)現(xiàn)閾值電壓跟仿真對不上體效應(yīng)導(dǎo)致的偏差讓整個電路的精度崩了甚至出現(xiàn)閂鎖效應(yīng)把芯片燒了。這時候才回過頭來翻工藝文檔發(fā)現(xiàn)襯底的接法根本不是“NMOS接地、PMOS接電源”這么簡單。這個問題的核心在于襯底Body/Bulk到底該接哪個電位取決于你用的工藝是P型襯底還是N型阱以及管子本身是NMOS還是PMOS。在P-SUB工藝?yán)颪MOS做在P型襯底上PMOS做在N-WELL里而在N-SUB工藝?yán)锴闆r反過來。不同的組合襯底的正確接法完全不同。接錯了輕則參數(shù)偏移重則寄生二極管導(dǎo)通、電路徹底失效。我見過太多項目因為襯底接錯導(dǎo)致返工尤其是數(shù)?；旌闲酒飻?shù)字部分的NMOS襯底和模擬部分的NMOS襯底如果處理不當(dāng)襯底噪聲會直接耦合到模擬電路里信噪比直接掉一個檔次。所以這篇文章我想把MOS管襯底接法這件事從頭到尾講清楚包括原理、工藝背景、原理圖畫法、版圖實現(xiàn)以及實際項目中踩過的坑。這篇文章適合誰看如果你是微電子、集成電路設(shè)計方向的學(xué)生正在學(xué)模擬電路或者版圖設(shè)計那這篇內(nèi)容能幫你建立正確的襯底連接概念如果你是從業(yè)工程師平時畫原理圖和版圖但對襯底連接的細(xì)節(jié)一直模棱兩可那這篇能幫你把知識盲區(qū)補(bǔ)上如果你是做PCB的硬件工程師雖然不涉及芯片內(nèi)部襯底但理解MOS管襯底與源極的關(guān)系對理解分立器件的體二極管和防反接電路也有幫助。2. 先搞懂MOS管的結(jié)構(gòu)襯底到底扮演什么角色2.1 從剖面圖看四端器件的本質(zhì)很多人學(xué)MOS管的時候腦子里記的是“三個極”柵極Gate、源極Source、漏極Drain。但實際上MOS管在物理結(jié)構(gòu)上是一個四端器件第四個端就是襯底Body/Bulk/Substrate。在分立器件里襯底通常和源極在內(nèi)部短接所以外部看起來只有三個引腳。但在集成電路里襯底是一個獨立的端子所有管子共享同一塊襯底或者阱你不能隨便把每個管子的襯底都單獨接。拿NMOS來說在P型襯底上做兩個N擴(kuò)散區(qū)分別作為源極和漏極中間隔著柵氧化層和 polysilicon 柵極。襯底就是那塊P型硅。當(dāng)柵極電壓超過閾值電壓時柵極下方的P型硅表面會發(fā)生反型形成N型溝道把源極和漏極連通電流就能流過。這里的關(guān)鍵是襯底和源極之間形成了一個PN結(jié)。源極是N襯底是P型這就是一個二極管。如果襯底電位比源極電位低太多這個二極管就會正偏導(dǎo)通電流從襯底流向源極管子就失控了。PMOS則反過來在N-WELL里做兩個P擴(kuò)散區(qū)作為源極和漏極襯底是N-WELL。源極P和N-WELL之間也形成一個PN結(jié)方向跟NMOS相反。如果N-WELL電位比源極電位低太多這個二極管也會正偏。所以襯底接法的第一條鐵律就是保證襯底和源極之間的PN結(jié)始終反偏。對于NMOS襯底電位必須小于等于源極電位對于PMOS襯底電位必須大于等于源極電位。這是底線違反了就直接導(dǎo)通。2.2 體效應(yīng)襯底電位如何影響閾值電壓襯底不光影響PN結(jié)的通斷還直接影響閾值電壓。MOS管的閾值電壓公式里有一項跟襯底偏置有關(guān)Vth Vth0 γ(√(2ΦF VSB) - √(2ΦF))其中VSB是源極到襯底的電壓差γ是體效應(yīng)系數(shù)。當(dāng)VSB不為零時閾值電壓會偏移。對于NMOS如果襯底電位低于源極電位即VSB 0閾值電壓會升高管子變得更難開啟。對于PMOS如果襯底電位高于源極電位閾值電壓的絕對值也會升高。這個效應(yīng)在電路設(shè)計里有時候是好事有時候是壞事。比如在電流鏡里如果兩個NMOS的源極電位不同但襯底都接地那它們的VSB不同閾值電壓就不同鏡像精度就會下降。這時候就需要用“源極跟隨襯底”的接法把每個管子的襯底單獨接到自己的源極上消除體效應(yīng)。但這在P-SUB工藝?yán)镒霾坏揭驗樗蠳MOS共享同一個P-SUB你沒法把每個NMOS的襯底單獨隔離出來。除非用三阱工藝或者SOI工藝。所以在P-SUB工藝?yán)锼蠳MOS的襯底必須統(tǒng)一接最低電位通常是地所有PMOS的襯底必須統(tǒng)一接最高電位通常是電源。這是工藝決定的不是你隨便選的。如果你想讓某個NMOS的襯底接源極那在P-SUB工藝?yán)锸亲霾坏降某怯蒙頝阱把NMOS隔離出來。2.3 寄生二極管與閂鎖效應(yīng)襯底和源極之間的PN結(jié)在正常工作時是反偏的不導(dǎo)通。但如果襯底電位異常比如上電順序不對、電源抖動、或者ESD事件這個PN結(jié)可能瞬間正偏大電流流過觸發(fā)CMOS結(jié)構(gòu)里的寄生晶閘管導(dǎo)致閂鎖效應(yīng)。閂鎖一旦發(fā)生電源和地之間形成低阻通路電流急劇增大芯片可能直接燒毀。閂鎖效應(yīng)的根源就是CMOS結(jié)構(gòu)里天然存在的PNPN結(jié)構(gòu)。NMOS的N源極、P-SUB、N-WELL、PMOS的P源極這四個區(qū)域構(gòu)成了一個PNPN晶閘管。正常情況下這個晶閘管是關(guān)斷的但如果襯底或者阱里有電流流過產(chǎn)生足夠的壓降就會觸發(fā)導(dǎo)通。而襯底接法不正確正是觸發(fā)閂鎖的常見原因之一。所以襯底接法不僅影響參數(shù)還直接影響芯片的可靠性。在版圖設(shè)計里襯底和阱的接觸孔要盡可能多打降低接觸電阻防止局部壓降觸發(fā)閂鎖。這也是為什么版圖工程師會在每個管子旁邊都放襯底接觸和阱接觸而且要求接觸孔盡量靠近源極。3. P-SUB工藝下的正確接法NMOS和PMOS分別怎么處理3.1 NMOS在P-SUB工藝中的襯底接法在P-SUB工藝?yán)颪MOS直接做在P型襯底上。P型襯底通常接整個芯片的最低電位也就是地GND。所以NMOS的襯底引腳在原理圖上應(yīng)該接到GND。這是最常規(guī)的接法也是絕大多數(shù)數(shù)字電路和模擬電路里NMOS的標(biāo)準(zhǔn)接法。但這里有一個細(xì)節(jié)NMOS的源極不一定接地。比如在差分對里NMOS的源極接的是尾電流源的漏極電位不是零。這時候襯底接GND源極電位高于GNDVSB 0體效應(yīng)導(dǎo)致閾值電壓升高。這是正常的設(shè)計的時候要考慮這個偏移。如果你在仿真的時候沒有正確設(shè)置襯底電位仿真結(jié)果會跟實際芯片有偏差。還有一種情況是深N阱隔離的NMOS。有些工藝提供深N阱Deep N-Well可以把NMOS做在一個獨立的P阱里這個P阱又被深N阱包圍跟主襯底隔離。這樣你就可以把這個NMOS的襯底單獨接到它的源極上消除體效應(yīng)。這種結(jié)構(gòu)在射頻電路和精密模擬電路里很常見。但代價是面積更大而且深N阱會引入額外的寄生電容。在原理圖上深N阱隔離的NMOS通常畫成一個獨立的符號襯底引腳不接GND而是接源極或者一個獨立的偏置電壓。版圖上這個NMOS會被一圈深N阱包圍P阱通過獨立的接觸孔引出。3.2 PMOS在P-SUB工藝中的襯底接法PMOS在P-SUB工藝?yán)镒鲈贜-WELL里。N-WELL必須接整個芯片的最高電位也就是電源VDD。所以PMOS的襯底引腳在原理圖上應(yīng)該接到VDD。這也是標(biāo)準(zhǔn)接法。但同樣PMOS的源極不一定接VDD。比如在PMOS差分對里源極接的是尾電流源的源極電位低于VDD。這時候襯底接VDD源極電位低于VDDVSB 0對于PMOSVSB定義為源極減襯底所以是負(fù)的體效應(yīng)導(dǎo)致閾值電壓絕對值升高。設(shè)計的時候要考慮這個偏移。如果PMOS的源極電位可能高于VDD比如在電荷泵電路里那襯底接VDD就不對了因為源極和N-WELL之間的PN結(jié)會正偏。這時候需要把N-WELL接到一個更高的電位或者用獨立的阱。但在P-SUB工藝?yán)锼蠵MOS共享同一個N-WELL你沒法單獨給某個PMOS的阱接不同的電位。所以電荷泵電路通常需要用特殊的工藝或者電路結(jié)構(gòu)來避免這個問題。3.3 原理圖符號與連接規(guī)范在原理圖上MOS管的襯底引腳通常畫在符號的中間或者底部用虛線或者實線連接到源極或者一個獨立的端口。對于P-SUB工藝的標(biāo)準(zhǔn)NMOS襯底引腳直接接GND符號對于標(biāo)準(zhǔn)PMOS襯底引腳直接接VDD符號。如果是深N阱隔離的NMOS襯底引腳會單獨引出來接一個獨立的網(wǎng)絡(luò)。我個人的習(xí)慣是在原理圖上永遠(yuǎn)把襯底引腳顯式畫出來不要用隱藏引腳。有些EDA工具默認(rèn)把NMOS的襯底隱藏并自動接GND把PMOS的襯底隱藏并自動接VDD。這在簡單電路里沒問題但在復(fù)雜電路里容易出錯。比如你不小心用了一個深N阱隔離的NMOS但工具還是自動把襯底接GND那你就白隔離了。所以最好手動連接確保每個管子的襯底都接對了。另外在原理圖上要標(biāo)注清楚哪些管子是深N阱隔離的哪些是普通管子。可以用不同的符號或者加注釋。這樣版圖工程師拿到網(wǎng)表的時候不會搞錯。4. N-WELL工藝與N-SUB工藝的區(qū)別別把概念搞混了4.1 P-SUB與N-WELL的關(guān)系這里要先澄清一個常見的概念混淆。很多人說“P-SUB工藝”和“N-WELL工藝”好像這是兩種對立的工藝。其實不是。P-SUB是襯底類型N-WELL是阱類型。在P-SUB工藝?yán)颪MOS做在P-SUB上PMOS做在N-WELL里。所以P-SUB工藝必然包含N-WELL。你不可能只要P-SUB不要N-WELL因為那樣就沒法做PMOS了。那為什么有人會說“N-WELL工藝”通常是指以N-WELL為襯底接觸的工藝或者是指PMOS做在N-WELL里這個事實。更準(zhǔn)確的說法應(yīng)該是“P-SUB/N-WELL工藝”也就是襯底是P型PMOS做在N-WELL里。這是最主流的CMOS工藝。還有一種工藝是N-SUB/P-WELL襯底是N型NMOS做在P-WELL里PMOS做在N-SUB上。這種工藝在早期比較常見現(xiàn)在用得少了但在某些特殊領(lǐng)域還有應(yīng)用。在N-SUB工藝?yán)颬MOS的襯底接N-SUB通常接VDDNMOS的襯底接P-WELL通常接GND。接法邏輯跟P-SUB工藝是對稱的。4.2 雙阱工藝與三阱工藝隨著工藝進(jìn)步出現(xiàn)了雙阱工藝Twin-Well和三阱工藝Triple-Well。雙阱工藝?yán)颪MOS做在P-WELL里PMOS做在N-WELL里P-WELL和N-WELL都做在同一個襯底上。這樣NMOS的襯底可以接P-WELLPMOS的襯底接N-WELL兩者可以獨立偏置。但P-WELL和N-WELL之間的PN結(jié)仍然存在所以P-WELL必須接最低電位N-WELL必須接最高電位否則會導(dǎo)通。三阱工藝?yán)锒嗔艘粋€深N阱可以把NMOS做在隔離的P-WELL里這個P-WELL又被深N阱包圍。這樣NMOS的襯底就可以單獨偏置不受主襯底限制。三阱工藝在數(shù)模混合電路里很有用可以把模擬部分的NMOS襯底和數(shù)字部分的分開減少噪聲耦合。在原理圖上雙阱工藝的NMOS襯底接GNDPMOS襯底接VDD跟P-SUB工藝一樣。三阱工藝的隔離NMOS襯底可以接源極或者獨立的偏置。版圖上三阱工藝的隔離NMOS需要畫深N阱而且深N阱要接到VDD。4.3 不同工藝下襯底接法的對比為了更清楚我整理了一個表格對比不同工藝下NMOS和PMOS的襯底接法工藝類型NMOS襯底PMOS襯底備注P-SUB/N-WELLP-SUB接GNDN-WELL接VDD最主流NMOS共享襯底N-SUB/P-WELLP-WELL接GNDN-SUB接VDD早期工藝現(xiàn)在少見雙阱P-WELL接GNDN-WELL接VDDP-WELL和N-WELL獨立三阱隔離P-WELL可接源極N-WELL接VDD深N阱隔離面積大SOI絕緣體上可獨立絕緣體上可獨立無閂鎖成本高這個表格里的接法是針對標(biāo)準(zhǔn)情況。實際設(shè)計里如果源極電位不是GND或VDD襯底仍然接GND或VDD但要注意體效應(yīng)。如果源極電位可能超過VDD或者低于GND那就需要特殊處理比如用隔離阱或者改變電路結(jié)構(gòu)。5. 版圖實例襯底接觸和阱接觸怎么畫5.1 襯底接觸與阱接觸的基本規(guī)則在版圖上襯底接觸Substrate Contact和阱接觸Well Contact是用來把襯底和阱連接到金屬線上的。對于P-SUB襯底接觸是P擴(kuò)散區(qū)接到GND對于N-WELL阱接觸是N擴(kuò)散區(qū)接到VDD。這些接觸孔必須盡可能靠近MOS管而且數(shù)量要足夠多目的是降低接觸電阻防止局部壓降觸發(fā)閂鎖。具體的規(guī)則每個工藝都不一樣但一般要求是每個MOS管旁邊都要有襯底接觸或阱接觸距離不超過幾個微米。對于大尺寸的管子比如功率管接觸孔要沿著管子寬度方向均勻分布不能只在一邊放。我見過一個項目功率NMOS的襯底接觸只放在管子的一端結(jié)果大電流工作時襯底電位不均勻局部觸發(fā)閂鎖芯片直接燒了。另外襯底接觸和阱接觸的寬度也有要求。太窄了接觸電阻大太寬了浪費面積。一般工藝文檔里會給出最小寬度和推薦寬度。我通常會用推薦寬度的上限確保接觸電阻足夠低。5.2 深N阱隔離NMOS的版圖畫法深N阱隔離NMOS的版圖比普通NMOS復(fù)雜。首先要在P-SUB上畫一個深N阱然后在深N阱里面畫一個P-WELLNMOS做在這個P-WELL里。P-WELL通過P接觸孔引出作為NMOS的襯底。深N阱通過N接觸孔引出接到VDD。這樣P-WELL和主襯底之間被深N阱隔開形成兩個背靠背的PN結(jié)只要深N阱接VDDP-WELL接低于VDD的電位這兩個PN結(jié)就都是反偏的隔離就有效了。版圖上要注意深N阱的邊界要足夠?qū)挻_保P-WELL完全被包圍。深N阱的接觸孔要均勻分布不能只在一邊。P-WELL的接觸孔也要靠近NMOS。另外深N阱和P-WELL之間的間距要符合工藝的設(shè)計規(guī)則太近了會擊穿太遠(yuǎn)了浪費面積。我畫深N阱隔離NMOS的時候通常會先畫一個深N阱矩形然后在里面畫P-WELL矩形再在P-WELL里畫NMOS的有源區(qū)、柵極、源漏接觸。最后在P-WELL里畫P襯底接觸在深N阱里畫N阱接觸。整個結(jié)構(gòu)像一個三明治層次分明。5.3 版圖檢查清單與常見DRC錯誤畫完版圖之后要跑DRC設(shè)計規(guī)則檢查。跟襯底和阱相關(guān)的常見DRC錯誤有襯底接觸缺失某些工藝要求每個管子必須有襯底接觸否則報錯。阱接觸缺失PMOS必須有N-WELL接觸否則報錯。深N阱間距不足深N阱到P-WELL的間距小于最小值。接觸孔密度不足襯底接觸或阱接觸的密度低于工藝要求。襯底接觸與源極距離過大有些工藝有最大距離限制。這些錯誤如果不改流片回來可能直接失效。我建議在畫版圖之前先把工藝文檔里的相關(guān)規(guī)則看一遍心里有數(shù)。畫完之后除了跑DRC還要跑LVS版圖與原理圖一致性檢查確保襯底連接跟原理圖一致。有時候原理圖改了但版圖沒改LVS會報錯這時候要仔細(xì)核對。6. 實操中踩過的坑與排查技巧6.1 仿真與實測偏差襯底接錯導(dǎo)致的閾值偏移我做過一個項目是一個高精度電流源。仿真的時候電流源的輸出電流跟設(shè)計值偏差在1%以內(nèi)。但流片回來測試偏差到了10%以上。排查了很久最后發(fā)現(xiàn)是電流鏡里NMOS的襯底接法有問題。原理圖上電流鏡的NMOS襯底都接了GND但其中一個NMOS的源極電位不是GND而是比GND高了200mV。這樣VSB 200mV體效應(yīng)導(dǎo)致閾值電壓升高了大約30mV鏡像比例就偏了。這個問題的根源是仿真的時候模型里可能沒有正確包含體效應(yīng)或者仿真設(shè)置里襯底電位沒接對。有些仿真工具默認(rèn)把NMOS的襯底接GND如果你不顯式連接它就自動接了。但實際電路里源極電位不是GND體效應(yīng)就出現(xiàn)了。所以仿真的時候一定要確保襯底連接跟實際一致而且模型里要包含體效應(yīng)參數(shù)。解決方法是在原理圖上顯式連接襯底并且在仿真設(shè)置里檢查襯底節(jié)點。如果發(fā)現(xiàn)體效應(yīng)導(dǎo)致偏差可以考慮用深N阱隔離NMOS把襯底接源極消除體效應(yīng)?；蛘哒{(diào)整電路結(jié)構(gòu)讓源極電位接近GND。6.2 閂鎖效應(yīng)排查從現(xiàn)象到根因閂鎖效應(yīng)的現(xiàn)象通常是芯片上電后電流突然增大電源電壓被拉低芯片發(fā)熱甚至冒煙。有時候斷電再上電又正常了但過一會兒又出現(xiàn)。這種間歇性的問題最難排查。我遇到過一次閂鎖是在一個數(shù)模混合芯片里。數(shù)字部分的NMOS襯底接觸太少而且離管子太遠(yuǎn)。數(shù)字電路高速開關(guān)時襯底電流流過襯底電阻產(chǎn)生壓降觸發(fā)了寄生晶閘管。排查的時候先用紅外熱像儀看芯片哪里發(fā)熱發(fā)現(xiàn)是數(shù)字部分的一個角落。然后用顯微鏡看版圖發(fā)現(xiàn)那個角落的襯底接觸確實很少。改了版圖增加接觸孔問題就解決了。排查閂鎖的思路是先確認(rèn)是不是閂鎖看電流、電壓、溫度然后定位發(fā)熱區(qū)域再檢查版圖上的襯底接觸和阱接觸。如果接觸沒問題再檢查上電順序和電源抖動。有時候閂鎖是系統(tǒng)級問題不一定是芯片本身的問題。6.3 常見問題速查表問題現(xiàn)象可能原因排查方法解決方案閾值電壓偏差大襯底接錯體效應(yīng)檢查原理圖襯底連接仿真VSB修正襯底連接或用隔離阱芯片發(fā)熱、電流大閂鎖效應(yīng)紅外熱像儀定位檢查版圖接觸增加襯底/阱接觸優(yōu)化上電順序仿真通過但實測失敗仿真未包含體效應(yīng)檢查仿真模型和襯底節(jié)點更新模型顯式連接襯底DRC報襯底接觸錯誤接觸孔缺失或間距不足查看DRC報告定位坐標(biāo)增加接觸孔調(diào)整間距LVS報襯底連接不一致原理圖與版圖不符對比網(wǎng)表和版圖提取修正版圖或原理圖噪聲耦合嚴(yán)重數(shù)字/模擬襯底未隔離檢查是否用深N阱隔離用三阱工藝隔離敏感電路這個表格是我自己總結(jié)的基本上覆蓋了襯底接法相關(guān)的常見問題。實際排查的時候可以按這個表一步步來。6.4 幾個容易忽略的細(xì)節(jié)第一個細(xì)節(jié)是上電順序。如果芯片有多個電源域上電順序不對可能導(dǎo)致某個域的襯底電位異常觸發(fā)閂鎖。比如數(shù)字域先上電模擬域后上電數(shù)字域的NMOS襯底已經(jīng)接GND了但模擬域的PMOS N-WELL還沒接VDD這時候模擬域里可能有電流流過襯底觸發(fā)閂鎖。解決方法是加電源順序控制電路或者用隔離阱。第二個細(xì)節(jié)是ESD保護(hù)。ESD事件會在襯底里注入大電流如果襯底接觸不夠局部壓降會觸發(fā)閂鎖。所以ESD保護(hù)管旁邊的襯底接觸要特別多而且要用專門的ESD注入。版圖上ESD保護(hù)管通常放在I/O旁邊襯底接觸要環(huán)繞整個管子。第三個細(xì)節(jié)是襯底噪聲。在數(shù)?；旌闲酒飻?shù)字電路的開關(guān)噪聲會通過襯底耦合到模擬電路。即使襯底接法正確噪聲仍然存在。解決方法是用深N阱隔離模擬部分的NMOS或者用保護(hù)環(huán)Guard Ring把敏感電路圍起來。保護(hù)環(huán)是接GND或VDD的擴(kuò)散區(qū)可以吸收襯底里的噪聲電流。7. 從原理圖到版圖的完整檢查流程7.1 原理圖階段的檢查要點在原理圖階段要確保每個MOS管的襯底引腳都顯式連接而且連接正確。對于P-SUB工藝的標(biāo)準(zhǔn)NMOS襯底接GND標(biāo)準(zhǔn)PMOS襯底接VDD。對于深N阱隔離NMOS襯底接源極或獨立偏置。檢查的時候可以用EDA工具的“Highlight Net”功能把GND和VDD網(wǎng)絡(luò)高亮看看有沒有襯底引腳接錯了。另外要檢查襯底引腳的連接是否跟工藝庫里的符號一致。有些工藝庫的NMOS符號有多個襯底引腳比如一個接P-SUB一個接深N阱。如果只接了一個另一個懸空仿真可能會報錯或者結(jié)果不對。7.2 版圖階段的檢查要點版圖階段除了跑DRC和LVS還要做專項檢查。我通常會做這幾件事目視檢查用版圖編輯器放大每個管子看襯底接觸和阱接觸是否靠近管子數(shù)量是否足夠。距離測量用測量工具量一下襯底接觸和源極的距離確保不超過工藝最大值。密度檢查用密度檢查工具看襯底接觸和阱接觸的密度是否均勻。隔離檢查對于深N阱隔離NMOS檢查深N阱是否完全包圍P-WELL接觸孔是否足夠。這些檢查做完基本可以確保襯底接法沒問題。7.3 流片后的測試與驗證流片回來之后要專門測試襯底相關(guān)的參數(shù)。比如測閾值電壓跟仿真對比看體效應(yīng)是否在預(yù)期范圍內(nèi)。測閂鎖免疫能力用電流注入法或者電壓過沖法看芯片能不能承受。如果發(fā)現(xiàn)異常要結(jié)合版圖和原理圖排查。我一般會在測試芯片上放一些專門的測試結(jié)構(gòu)比如不同襯底接法的NMOS和PMOS用來驗證工藝和設(shè)計。這樣即使主電路有問題也能快速定位是工藝問題還是設(shè)計問題。8. 一些個人經(jīng)驗與建議襯底接法這件事說大不大說小不小。它不像電路拓?fù)淠菢有枰獜?fù)雜的計算也不像版圖布局那樣需要精妙的規(guī)劃但它是一個基礎(chǔ)中的基礎(chǔ)?；A(chǔ)不牢地動山搖。我見過太多因為襯底接錯導(dǎo)致的低級錯誤有的返工重做有的直接項目延期。我的建議是在項目開始的時候就把襯底接法的規(guī)范寫進(jìn)設(shè)計文檔里。哪個工藝哪種管子襯底接哪里都寫清楚。原理圖工程師和版圖工程師都按這個規(guī)范來。這樣即使項目大了人員多了也不會亂。另外多跟工藝廠溝通。每個工藝的襯底規(guī)則可能略有不同工藝文檔里不一定寫得全。遇到不確定的地方直接問工藝廠的支持工程師比自己猜要靠譜得多。最后仿真的時候一定要包含體效應(yīng)。很多仿真模型默認(rèn)不包含體效應(yīng)或者需要手動設(shè)置。如果你不設(shè)置仿真結(jié)果就是錯的。我一般會在仿真設(shè)置里顯式指定襯底節(jié)點并且用帶體效應(yīng)的模型。這樣仿真和實測的偏差會小很多。這個內(nèi)容后續(xù)還可以擴(kuò)展比如講一講SOI工藝?yán)锏囊r底接法或者講一講功率MOS里的襯底電流和散熱問題。但那些都是后話了。把基礎(chǔ)的P-SUB和N-WELL工藝下的襯底接法搞明白已經(jīng)能解決大部分問題了。