聊一個(gè)挺現(xiàn)實(shí)的問(wèn)題FPGA 開(kāi)發(fā)真正花時(shí)間的往往不是寫(xiě) RTL 本身而是反復(fù)搭環(huán)境、調(diào)板級(jí)外設(shè)、驗(yàn)證接口以及把已經(jīng)被別人寫(xiě)過(guò)無(wú)數(shù)遍的模塊再寫(xiě)一遍。我最近把幾個(gè)實(shí)際項(xiàng)目里沉淀下來(lái)的依賴(lài)倉(cāng)庫(kù)重新盤(pán)點(diǎn)了一遍發(fā)現(xiàn)真正讓新項(xiàng)目起跑速度明顯變快的是五個(gè)方向完全不同的開(kāi)源項(xiàng)目。這篇文章會(huì)把它們各自解決什么問(wèn)題、怎么用、有哪些坑一次講清楚并在最后給出一段可以直接照著復(fù)現(xiàn)的實(shí)戰(zhàn)流程適合剛接觸 FPGA 的讀者也適合正在被項(xiàng)目進(jìn)度壓著的工程師。先說(shuō)結(jié)論沒(méi)有哪個(gè)倉(cāng)庫(kù)是萬(wàn)能的但這五個(gè)倉(cāng)庫(kù)的組合足夠覆蓋“AI 算法上板、SoC 快速搭建、圖像處理、板級(jí)外設(shè)驗(yàn)證”這幾個(gè)最常見(jiàn)的開(kāi)發(fā)場(chǎng)景。你不需要全用但至少應(yīng)該知道它們?cè)谑裁磮?chǎng)景下能幫你省掉哪些重復(fù)勞動(dòng)。1. 五個(gè)倉(cāng)庫(kù)的定位梳理它們分別幫你省掉哪部分工作量1.1 一張表看懂五者的分工很多人一上 GitHub 就按 star 數(shù)量排序然后抓一個(gè)“看起來(lái)很火”的倉(cāng)庫(kù)開(kāi)始啃最后發(fā)現(xiàn)和自己的芯片不匹配、工具版本不兼容、工程結(jié)構(gòu)完全看不懂白白浪費(fèi)幾天。我的建議是先做需求拆解再挑倉(cāng)庫(kù)。下面是我個(gè)人維度上的一個(gè)快速分類(lèi)倉(cāng)庫(kù) / 項(xiàng)目核心解決的問(wèn)題適合誰(shuí)上手難度hls4ml把訓(xùn)練好的神經(jīng)網(wǎng)絡(luò)模型自動(dòng)轉(zhuǎn)換成可綜合 FPGA 代碼算法工程師、有一定 HLS 基礎(chǔ)的人中LiteX用 Python 生成完整 SoC連 CPU、總線、外設(shè)一起搞定系統(tǒng)工程師、想做軟硬協(xié)同設(shè)計(jì)的人中高picorv32一個(gè)極小但完整的 RISC-V 軟核可以直接嵌入自己工程想快速擁有“CPU 自研外設(shè)”的人低FPGA 圖像處理開(kāi)源庫(kù)提供 resize、sobel、rgb2ycbcr 等常用視覺(jué)模塊做圖像采集、顯示、ISP 相關(guān)項(xiàng)目的人中黑金 FPGA 開(kāi)源例程提供一系列板級(jí)外設(shè)例程如數(shù)碼管、溫控風(fēng)扇、攝像頭剛?cè)腴T(mén)、需要快速驗(yàn)證硬件的人低1.2 我的篩選標(biāo)準(zhǔn)活躍度、可復(fù)現(xiàn)性、許可證三者缺一不可star 數(shù)量只能說(shuō)明“很多人點(diǎn)了收藏”不能說(shuō)明“這個(gè)項(xiàng)目在你手里能跑通”。我最近幾個(gè)項(xiàng)目的選型標(biāo)準(zhǔn)基本固定為三條對(duì)很多人可能也適用第一是活躍度。一個(gè)項(xiàng)目如果超過(guò)兩年沒(méi)有 commit遇到新版 Vivado 或 Quartus 時(shí)極大概率會(huì)有兼容問(wèn)題。第二是可復(fù)現(xiàn)性項(xiàng)目文檔里有沒(méi)有提供明確的依賴(lài)版本、運(yùn)行命令、甚至 docker 鏡像。我發(fā)現(xiàn)很多項(xiàng)目代碼寫(xiě)得漂亮但 README 只有一句話“make就行”這種項(xiàng)目我基本直接跳過(guò)因?yàn)榕佩e(cuò)成本太高。第三是許可證這一條最容易被忽略。商用項(xiàng)目里用了 GPL 系代碼后續(xù)有合規(guī)風(fēng)險(xiǎn)而 MIT/Apache-2.0 這類(lèi)寬松許可證對(duì)嵌入式產(chǎn)品和學(xué)習(xí)項(xiàng)目都更友好。用這三條標(biāo)準(zhǔn)去過(guò)濾GitHub 上幾千個(gè) FPGA 項(xiàng)目里真正能長(zhǎng)期持有的其實(shí)就那么多。下面幾個(gè)是我在真實(shí)項(xiàng)目中反復(fù)用到的。2. hls4ml把訓(xùn)練好的神經(jīng)網(wǎng)絡(luò)“翻譯”成可綜合硬件2.1 這個(gè)項(xiàng)目解決的是 FPGA 上做 AI 推斷的最大門(mén)檻如果你做嵌入式 AI應(yīng)該對(duì)“訓(xùn)練好的模型怎么部署到 FPGA”這件事不陌生。傳統(tǒng)的做法是寫(xiě) Verilog 把卷積、全連接、激活函數(shù)一個(gè)個(gè)實(shí)現(xiàn)工作量極大而且每換一個(gè)模型結(jié)構(gòu)就要重新改一輪代碼。hls4ml 的思路是直接用高層次綜合把 Keras、PyTorch、ONNX 模型轉(zhuǎn)成 HLS 代碼再由 Vivado HLS 或 Vitis HLS 綜合成 RTL。我剛開(kāi)始接觸時(shí)也有疑慮編譯器自動(dòng)生成的代碼資源效率會(huì)不會(huì)很難看。實(shí)測(cè)下來(lái)這個(gè)問(wèn)題取決于你怎樣做定點(diǎn)量化。hls4ml 在轉(zhuǎn)換過(guò)程中會(huì)自動(dòng)把浮點(diǎn)權(quán)重和激活值量化成定點(diǎn)數(shù)比如ap_fixed16,6這樣的類(lèi)型。量化位寬越小LUT 和 DSP 占用越低但精度損失越明顯。它其實(shí)給了你一個(gè)直接可調(diào)的精度-資源旋鈕這正是 FPGA 相比 GPU 的優(yōu)勢(shì)——你不是只能接受通用的 FP16 或 INT8而是可以根據(jù)你的精度需求精確選擇。2.2 一個(gè)最容易跑通的 mini 例子以 Keras 模型為例整個(gè)流程非常短。先準(zhǔn)備一個(gè)最簡(jiǎn)單的全連接網(wǎng)絡(luò)import numpy as np import tensorflow as tf from tensorflow import keras import hls4ml # 假設(shè)已經(jīng)訓(xùn)練好的模型 model keras.models.load_model(my_model.h5) # 根據(jù)模型結(jié)構(gòu)生成 hls4ml 配置 config hls4ml.utils.config_from_keras_model(model, granularitymodel) # 執(zhí)行轉(zhuǎn)換 hls_model hls4ml.converters.convert_from_keras_model(model, hls_configconfig) # 軟件仿真驗(yàn)證一致性 hls_model.compile() hls_model.build(csimTrue)執(zhí)行完build(csimTrue)后目錄下會(huì)生成一個(gè)可以被 Vitis HLS 打開(kāi)的工程里面就是自動(dòng)生成的 C 代碼。下一步在 Vitis HLS 里完成綜合導(dǎo)出 IP再放到 Vivado 工程里例化。這里我想提醒一點(diǎn)hls4ml 對(duì)模型層的支持不是全覆蓋的某些自定義層、高級(jí)激活函數(shù)、復(fù)雜 pooling 方式都可能需要手寫(xiě)插件。我在項(xiàng)目里踩過(guò)的坑是用了一個(gè)帶 attention 結(jié)構(gòu)的模型轉(zhuǎn)換時(shí)報(bào)錯(cuò)說(shuō)“未知層”最后不得不把 attention 層拆出來(lái)手動(dòng)實(shí)現(xiàn)。所以拿到一個(gè)候選模型后第一件事不是跑訓(xùn)練而是先查 hls4ml 官方支持的層列表。2.3 定點(diǎn)數(shù)、資源占用、延遲的真實(shí)取舍做 FPGA 定點(diǎn)數(shù)設(shè)計(jì)時(shí)有人很容易陷入一個(gè)誤區(qū)既然位寬越低資源越少那就往死里壓。我的實(shí)際經(jīng)驗(yàn)是至少留 2~3 bit 的余量給中間激活值否則精度曲線會(huì)突然崩掉。常見(jiàn)做法是先跑一遍全精度浮點(diǎn)得到基準(zhǔn)然后從 16 bit 開(kāi)始往下掃每降 2 bit 記錄一次驗(yàn)證集精度出現(xiàn)明顯拐點(diǎn)就停。還有個(gè)容易被忽略的點(diǎn)ap_fixed的整數(shù)位寬和小數(shù)位寬要分開(kāi)配置。整數(shù)位寬決定動(dòng)態(tài)范圍小數(shù)位寬決定分辨率。對(duì)于圖像分類(lèi)這種輸入范圍 0~1 的任務(wù)整數(shù)位寬給 2~3 bit 足夠但如果你的輸入是傳感器原始數(shù)據(jù)動(dòng)態(tài)范圍可能上百整數(shù)位寬就得相應(yīng)加寬否則全部溢出。用 hls4ml 做了一個(gè) MNIST 分類(lèi)器后我的實(shí)測(cè)數(shù)據(jù)是在 Artix-7 系列芯片上一個(gè) 3 層全連接網(wǎng)絡(luò)用 16 bit 定點(diǎn)資源占用不到 10% LUT單幀延遲在微秒級(jí)。這個(gè)性能指標(biāo)通過(guò)手寫(xiě) RTL 也能達(dá)到但開(kāi)發(fā)時(shí)間完全不是一個(gè)量級(jí)。3. LiteX 與 picorv32用 Python 拼裝一套軟核 SoC3.1 從“一堆模塊”到“一個(gè)系統(tǒng)”的關(guān)鍵一步很多 FPGA 工程師寫(xiě)代碼是模塊級(jí)的一個(gè) UART 模塊、一個(gè) SPI 模塊、一個(gè) LED 控制模塊最后在頂層用 wire 連起來(lái)。這種方式在小工程里沒(méi)問(wèn)題但只要遇到“CPU 要訪問(wèn)多個(gè)外設(shè)”“外設(shè)之間要共享總線”“軟件要?jiǎng)討B(tài)配置寄存器”這種需求手工連線的方式立刻變得很難維護(hù)。LiteX 解決的就是這個(gè)問(wèn)題。它基于 Migen允許你用 Python 描述 SoC 架構(gòu)。它內(nèi)置了總線、中斷控制器、定時(shí)器、UART 等基礎(chǔ)模塊還可以自動(dòng)生成對(duì)應(yīng)的軟件驅(qū)動(dòng)和鏈接腳本。你不需要手動(dòng)例化一個(gè) AXI 互聯(lián)網(wǎng)絡(luò)LiteX 會(huì)根據(jù)你配置的外設(shè)自動(dòng)生成。picorv32 則是一個(gè)非常適合嵌入到 LiteX 里的 RISC-V 軟核。它體積小、代碼清晰全部用 Verilog 寫(xiě)成沒(méi)有復(fù)雜的總線矩陣也可以單獨(dú)拿出來(lái)用。當(dāng)你想快速給 FPGA 加一個(gè)可編程處理核心時(shí)它比自己去寫(xiě)一個(gè) CPU 簡(jiǎn)單得多。3.2 用 LiteX 生成一個(gè)最小系統(tǒng)三條命令跑起來(lái)如果你想在自己手頭的開(kāi)發(fā)板上跑先確認(rèn)板子是否已經(jīng)被 LiteX Boards 支持。直接看官方倉(cāng)庫(kù)的litex_boards/targets目錄里面有幾百款常見(jiàn)開(kāi)發(fā)板的描述文件。假設(shè)你的板子是 Digilent Nexys Video按下面的流程操作# 安裝 litex 和開(kāi)發(fā)板支持包 pip install litex litex-boards # 生成并編譯最小 SoCCPU 選 picorv32 python -m litex_boards.targets.digilent_nexys_video \ --cpu-typepicorv32 \ --sys-clk-freq50e6 \ --build # 燒錄后通過(guò)串口連接 litex_term /dev/ttyUSB1第一行安裝第二行會(huì)把整套 SoC 生成出來(lái)并完成綜合編譯。第三行打開(kāi)串口交互終端你會(huì)看到 LiteX BIOS 啟動(dòng)信息這意味著你已經(jīng)擁有了一個(gè)可以執(zhí)行程序的軟核 CPU。我一開(kāi)始看到這個(gè)流程時(shí)很驚訝因?yàn)檎麄€(gè)過(guò)程中沒(méi)有寫(xiě)一行 Verilog 或 C 代碼系統(tǒng)就起來(lái)了。這背后的原理是LiteX 根據(jù)板卡描述文件自動(dòng)確定了時(shí)鐘頻率、引腳約束、外設(shè)地址映射并生成了一套完整的 gateware。它對(duì)工程化的幫助不僅在于“第一次能跑”后續(xù)修改 CPU 頻率、加外設(shè)、定制內(nèi)存地址都是在 Python 配置里改幾行再重新生成一遍而不是在原理圖級(jí)連線上找半天。3.3 軟核之外你還應(yīng)該關(guān)心的幾件事用 LiteX 生成的系統(tǒng)雖然方便但和真實(shí)產(chǎn)品之間還有一段距離。第一是程序下載方式BIOS 啟動(dòng)后你可以通過(guò)串口加載程序到 SRAM但 SRAM 容量通常只有幾十 KB復(fù)雜應(yīng)用根本放不下要么擴(kuò)展 DDR要么把程序固化進(jìn) Flash。第二是中斷處理LiteX 會(huì)生成中斷控制器但你在軟件里必須自己寫(xiě)中斷服務(wù)函數(shù)地址映射表要翻生成日志。還有一個(gè)常見(jiàn)的坑是復(fù)位時(shí)序。picorv32 對(duì)復(fù)位信號(hào)要求比較嚴(yán)格而 FPGA 上電時(shí)的復(fù)位信號(hào)如果處理不好很容易出現(xiàn)“偶爾起不來(lái)”的現(xiàn)象。建議在 SoC 工程里保留一個(gè)復(fù)位同步模塊把外部異步復(fù)位轉(zhuǎn)換成內(nèi)部同步復(fù)位再給 CPU 使用具體寫(xiě)法后面在板級(jí)例程部分會(huì)展開(kāi)。如果只是學(xué)習(xí)跑通一個(gè)最小系統(tǒng)完全夠用但如果是做產(chǎn)品原型我建議你在選型階段就評(píng)估清楚軟核處理性能是否滿足實(shí)時(shí)性要求。picorv32 是單發(fā)射、無(wú) cache 的簡(jiǎn)單內(nèi)核跑 50 MHz 時(shí)性能大概是幾十 DMIPS做一些協(xié)議解析、參數(shù)配置、狀態(tài)機(jī)控制完全沒(méi)問(wèn)題但做復(fù)雜音視頻編解碼就會(huì)吃力那種場(chǎng)景還是得考慮硬核 CPU 或?qū)Ｓ眉铀倨鳌?. 圖像處理方向resize、sobel 與 ISP 去馬賽克的開(kāi)源實(shí)現(xiàn)路徑4.1 為什么視覺(jué)項(xiàng)目尤其適合直接用開(kāi)源代碼FPGA 圖像處理是最能體現(xiàn)“開(kāi)源效率”的領(lǐng)域之一原因是算法結(jié)構(gòu)高度成熟。幾乎每個(gè)項(xiàng)目都會(huì)用到顏色空間轉(zhuǎn)換、邊緣檢測(cè)、圖像縮放、直方圖均衡這些模塊若從零寫(xiě)每個(gè)都要花幾周時(shí)間驗(yàn)證時(shí)鐘和時(shí)序。我常用的一個(gè) GitHub 倉(cāng)庫(kù)是hamsternz/FPGA_Image_Processing它把 VGA 時(shí)序、rgb2ycbcr、resize、sobel 等模塊直接提供出來(lái)參數(shù)化程度很高。你不需要理解里面的每一行代碼把它們當(dāng)成“可配置的 IP 核”用就可以了。這里順便回答一個(gè)經(jīng)常被問(wèn)的問(wèn)題圖像處理用純 Verilog 還是用 HLS我的經(jīng)驗(yàn)是像素級(jí)操作如去馬賽克、色彩校正用純 Verilog 寫(xiě)可控性更強(qiáng)而涉及多個(gè)圖像幀的復(fù)雜算法如目標(biāo)檢測(cè)、光流法用 HLS 開(kāi)發(fā)效率更高。hls4ml 適合把訓(xùn)練好的神經(jīng)網(wǎng)絡(luò)直接落地兩者并不沖突。4.2 最小圖像處理流水線bayer 去馬賽克到邊緣檢測(cè)我拿一個(gè)攝像頭原始數(shù)據(jù)處理的例子來(lái)說(shuō)明。大部分單傳感器攝像頭輸出的是 Bayer 格式每個(gè)像素只有 R、G、B 中的一個(gè)分量想要得到 RGB 圖像必須做去馬賽克處理。開(kāi)源項(xiàng)目里最常見(jiàn)的方法是雙線性插值// 對(duì)于位于綠色像素位置需要插值藍(lán)色分量的情況 assign b_out (left_b right_b up_b down_b) 2;這個(gè)代碼只用了四個(gè)相鄰像素的均值資源消耗極低但會(huì)產(chǎn)生一些拉鏈狀偽彩色。進(jìn)階做法是先判斷當(dāng)前像素處于 Bayer 圖案的哪一行哪一列再選擇合適的鄰域方向進(jìn)行加權(quán)平均。在開(kāi)源項(xiàng)目里這類(lèi)代碼可以直接找到多種實(shí)現(xiàn)從最樸素的到帶邊緣檢測(cè)的高質(zhì)量版本都有。處理完去馬賽克后我會(huì)繼續(xù)接入 sobel 邊緣檢測(cè)模塊。Sobel 需要用到 3x3 像素窗口因此需要兩行像素緩存這里非?？简?yàn)時(shí)序設(shè)計(jì)能力。開(kāi)源代碼通常已經(jīng)實(shí)現(xiàn)了 shift register 或 line buffer 方案你只需要理解數(shù)據(jù)流即可。4.3 攝像頭 HDMI 的最小驗(yàn)證鏈路一個(gè)能快速驗(yàn)證圖像算法的鏈路是OV5640 攝像頭通過(guò) MIPI 或 DVP 接口進(jìn) FPGA在內(nèi)部完成去馬賽克、色彩校正、sobel 或顏色轉(zhuǎn)換最后通過(guò) HDMI 輸出到顯示器。這套鏈路里最容易出問(wèn)題的不是算法本身而是時(shí)序約束。攝像頭輸入時(shí)鐘和 FPGA 內(nèi)部處理時(shí)鐘通常不是同源關(guān)系需要合理的跨時(shí)鐘域處理。很多開(kāi)源項(xiàng)目的xdc文件已經(jīng)包含了對(duì)應(yīng)板卡的約束信息但如果你換了一塊板子就必須重新適配引腳位置、電平標(biāo)準(zhǔn)和時(shí)鐘頻率。我在實(shí)測(cè)中發(fā)現(xiàn)最穩(wěn)妥的做法是先用一個(gè)純顏色直通鏈路驗(yàn)證攝像頭和顯示器能正常工作再逐步把算法模塊插入到數(shù)據(jù)通路中。每次只改一個(gè)環(huán)節(jié)出現(xiàn)問(wèn)題能立刻定位。直接把完整算法鏈一口氣燒上去一旦畫(huà)面異常你很難判斷是時(shí)序問(wèn)題、數(shù)據(jù)對(duì)齊問(wèn)題還是算法邏輯問(wèn)題。5. 板級(jí)開(kāi)源例程的價(jià)值以黑金 FPGA 的數(shù)碼管與溫控風(fēng)扇為例5.1 廠商例程被低估了它其實(shí)是最高效的“板級(jí)驅(qū)動(dòng)庫(kù)”很多人一提到開(kāi)源項(xiàng)目腦子里只有算法級(jí)倉(cāng)庫(kù)忽略了板級(jí)例程的價(jià)值。以黑金 FPGA 開(kāi)發(fā)板的開(kāi)源例程為例它的數(shù)碼管動(dòng)態(tài)顯示、溫控風(fēng)扇、ADC/DAC、攝像頭采集等示例本質(zhì)上就是一套完整的 BSP。它們把一些非常“鬧心”的板級(jí)細(xì)節(jié)都處理好了比如引腳約束、PLL 配置、某些芯片的上電時(shí)序。這些例程的價(jià)值在于你不需要從頭看芯片手冊(cè)去算數(shù)碼管掃描頻率也不需要自己琢磨溫度傳感器怎么通過(guò) I2C 讀取寄存器。板級(jí)例程已經(jīng)把硬件的坑填平你要做的就是理解邏輯然后把它改造成自己需要的功能。5.2 復(fù)刻一個(gè)動(dòng)態(tài)數(shù)碼管 溫控風(fēng)扇的完整過(guò)程以“溫控風(fēng)扇”為例典型流程是溫度傳感器讀取環(huán)境溫度FPGA 根據(jù)溫度閾值輸出不同占空比的 PWM 信號(hào)控制風(fēng)扇轉(zhuǎn)速。過(guò)程可以拆成三步第一步讀取溫度傳感器數(shù)據(jù)。很多板載傳感器用的是 I2C 接口例程里通常已經(jīng)包含 I2C 控制器你只需要關(guān)注數(shù)據(jù)手冊(cè)中溫度寄存器的地址和格式。第二步把溫度值換算成風(fēng)扇控制信號(hào)。最簡(jiǎn)單的方法是設(shè)置一個(gè)閾值超過(guò)閾值開(kāi)風(fēng)扇否則關(guān)風(fēng)扇。進(jìn)階一點(diǎn)的做法是使用 PWM 調(diào)速比如reg [7:0] duty; reg [7:0] pwm_cnt; always (posedge clk) begin if (pwm_cnt duty) fan_out 1b1; else fan_out 1b0; pwm_cnt pwm_cnt 1b1; end第三步把溫度值顯示到數(shù)碼管上。數(shù)碼管動(dòng)態(tài)顯示的核心是掃描刷新人眼視覺(jué)暫留效應(yīng)要求刷新頻率在 50 Hz 以上。四個(gè)數(shù)碼管分別用四個(gè)位選信號(hào)輪流選中段選信號(hào)按當(dāng)前位的數(shù)值輸出編碼。// 以四位數(shù)碼管為例位選掃描 always (posedge clk) begin case (scan_cnt) 2d0: begin seg_data seg_disp[3]; sel 4b1110; end 2d1: begin seg_data seg_disp[2]; sel 4b1101; end 2d2: begin seg_data seg_disp[1]; sel 4b1011; end 2d3: begin seg_data seg_disp[0]; sel 4b0111; end endcase end復(fù)刻這個(gè)例子我實(shí)際的體會(huì)是它暴露了很多新手容易忽略的問(wèn)題比如掃描頻率低時(shí)會(huì)明顯看到閃爍位選信號(hào)和段選數(shù)據(jù)必須嚴(yán)格對(duì)齊否則會(huì)出現(xiàn)拖影。這些細(xì)節(jié)光看算法代碼是學(xué)不到的只有親自用邏輯分析儀抓波形才能理解。5.3 復(fù)位亞穩(wěn)態(tài)一個(gè)必須理解但常被忽略的細(xì)節(jié)在板級(jí)例程里你會(huì)反復(fù)看到“異步復(fù)位、同步釋放”的寫(xiě)法這不是作者的習(xí)慣問(wèn)題而是硬件時(shí)序的硬性要求。外部按鍵或傳感器給出的復(fù)位信號(hào)相對(duì)于 FPGA 內(nèi)部時(shí)鐘完全可能是異步的。假如一個(gè) D 觸發(fā)器的復(fù)位信號(hào)在時(shí)鐘邊沿附近發(fā)生變化就可能進(jìn)入亞穩(wěn)態(tài)輸出既不是 0 也不是 1而且這種狀態(tài)可能向下游傳遞。解決方法是先把外部復(fù)位信號(hào)打兩拍讓它同步到內(nèi)部時(shí)鐘域reg rst_n_r1, rst_n_r2; always (posedge clk or negedge rst_n) begin if (!rst_n) begin rst_n_r1 1b0; rst_n_r2 1b0; end else begin rst_n_r1 1b1; rst_n_r2 rst_n_r1; end end assign sys_rst_n rst_n_r2;這兩級(jí)觸發(fā)器能把亞穩(wěn)態(tài)的傳播概率降到極低。我在測(cè)過(guò)一些新板卡時(shí)遇到過(guò)“上電后跑一會(huì)兒莫名死機(jī)”的現(xiàn)象排查到最后往往就是復(fù)位處理不規(guī)范。板級(jí)例程通常已經(jīng)幫你處理好了這一點(diǎn)這也是我建議你先從例程改起而不是自己憑空寫(xiě)復(fù)位邏輯的原因。6. 選型上的私貨什么時(shí)候必須放棄開(kāi)源6.1 許可證、版本、目標(biāo)板匹配是三條硬約束不是所有場(chǎng)景都適合引入開(kāi)源項(xiàng)目我的判斷標(biāo)準(zhǔn)是看三個(gè)約束條件是否同時(shí)滿足。首先是許可證商用產(chǎn)品里盡量選擇 MIT、BSD、Apache-2.0 類(lèi)協(xié)議GPL 系代碼會(huì)讓你后續(xù)發(fā)布二進(jìn)制文件時(shí)面臨較多麻煩。其次是工具鏈版本很多開(kāi)源項(xiàng)目只在特定版本的 Vivado 或 Quartus 上測(cè)試過(guò)新版綜合器可能會(huì)報(bào)出莫名其妙的警告甚至錯(cuò)誤。第三是目標(biāo)板匹配包含板級(jí)約束和底層 IP 的項(xiàng)目往往綁定了特定廠商換芯片平臺(tái)可能比你自己重寫(xiě)還慢。如果這三個(gè)條件里有一個(gè)不滿足我會(huì)傾向于只把開(kāi)源代碼當(dāng)作參考資料而不是直接拿進(jìn)工程。比如你可以從 hls4ml 生成的代碼里學(xué)習(xí)自動(dòng)量化的策略但最終手寫(xiě)一個(gè)定制化的卷積單元這樣既吸收了開(kāi)源思想又不被它束縛。6.2 把開(kāi)源項(xiàng)目變成自己技能包的方式最后分享一個(gè)我自己的使用習(xí)慣每發(fā)現(xiàn)一個(gè)值得長(zhǎng)期持有的倉(cāng)庫(kù)我會(huì)把它 fork 一份然后配套寫(xiě)一個(gè)最小驗(yàn)證用例保證任何時(shí)刻都能重新跑通。這樣做的原因是GitHub 上的項(xiàng)目可能在幾年后不再維護(hù)但你自己的分支上留有當(dāng)時(shí)驗(yàn)證過(guò)的版本可以繼續(xù)支撐你的產(chǎn)品。我還會(huì)把高頻復(fù)用的模塊從開(kāi)源項(xiàng)目里抽出來(lái)整理成一個(gè)內(nèi)部的“公共 IP 庫(kù)”。比如 hls4ml 生成的定點(diǎn)量化配置、LiteX 生成的 SoC 模板、圖像處理里的 line buffer 模塊都會(huì)被我按功能分類(lèi)存放新項(xiàng)目啟動(dòng)時(shí)直接引用。這類(lèi)工作前期會(huì)花一些時(shí)間但長(zhǎng)期回報(bào)非常可觀。當(dāng)別人還在為每個(gè)新項(xiàng)目的 UART、I2C、圖像緩存、軟核啟動(dòng)從頭寫(xiě)代碼時(shí)你已經(jīng)可以直接在“自己的半成品”上開(kāi)始業(yè)務(wù)邏輯效率自然就不在一個(gè)層級(jí)了。