很多硬件工程師第一次翻開DDR顆粒手冊時多半會有一種“單詞都認(rèn)識、連起來不知道在說什么”的挫敗感。CL、tRCD、tRP、tRAS、prefetch、DQS、refresh、training……這些詞每一個都能查到解釋但真正要回答“DDR到底是怎么把數(shù)據(jù)讀出來、寫進去的”很多人其實講不清楚。我在做DDR控制器驗證和系統(tǒng)調(diào)試的幾年里最深的感受是DDR的很多詭異現(xiàn)象比如帶寬上不去、跑一段時間出偶發(fā)錯誤、溫度一高就崩潰根源往往不是某個參數(shù)配錯了而是對工作原理的理解停留在表面。這篇系列第二篇我想把DDR的工作原理從頭到尾捋一遍不堆手冊只講那些真正影響你調(diào)板子、寫代碼、做仿真的核心機制。1. 存儲單元與尋址結(jié)構(gòu)一個bit到底被存在哪里1.1 從DRAM單元說起電容和晶體管的小作坊DDR的本質(zhì)是DRAMDynamic Random Access Memory動態(tài)隨機存取存儲器。叫“動態(tài)”是因為它存儲數(shù)據(jù)的方式很不穩(wěn)定——每個bit靠一個電容上的電荷來表示。電容里有電荷代表1沒電荷代表0旁邊配一個晶體管當(dāng)開關(guān)控制這個電容是否連到外部電路上。這就是所謂的“1T1C”結(jié)構(gòu)一個晶體管加一個電容。你可以把它想象成一個極小的水桶。往桶里灌水就是寫1把水倒掉就是寫0晶體管相當(dāng)于水龍頭。問題在于這個桶做得再小也會漏水。電容上的電荷會隨著時間逐漸流失所以DRAM必須不停地“補水”也就是刷新Refresh。這就是DDR系統(tǒng)里刷新機制存在的最底層原因后面我會專門展開講。這個結(jié)構(gòu)還帶來一個更隱蔽的問題讀操作本身是會破壞數(shù)據(jù)的。當(dāng)你把電容上的電荷引出來測量時電荷會被放掉相當(dāng)于桶里的水被舀出來看了一勺桶就空了。所以DRAM的讀是破壞性讀讀完必須立刻把原來的值寫回去Restore。這也是為什么行激活之后不能馬上換行必須等一段時間讓數(shù)據(jù)穩(wěn)定下來。1.2 Channel、Rank、Bank、Row、Column五級尋址到底在說什么電容和晶體管構(gòu)成了基本存儲單元但幾億個單元怎么組織起來才是DDR尋址的核心。從系統(tǒng)往下看DDR的地址層級依次是Channel通道→ Rank列組→ Bank存儲體→ Row行→ Column列。理解這一串概念最直觀的方式是把內(nèi)存想象成一個大型圖書館。Channel是圖書館的入口你的內(nèi)存控制器有幾套獨立的總線接口就有幾個通道它們可以同時訪問互不干擾。Rank相當(dāng)于圖書館里的不同樓層共用同一套數(shù)據(jù)總線但通過片選信號CS#決定當(dāng)前哪一層在響應(yīng)。Bank是每一層里的書架區(qū)通常一個Rank里有8個或16個Bank。Row是書架上某一層格子Column是這層格子里第幾本書的位置。這里有個讓很多人困惑的問題為什么DDR的地址線那么少卻能訪問到幾十GB的空間因為DDR是分時復(fù)用地址線的。先發(fā)一個行地址Row Address再發(fā)一個列地址Column Address同樣的地址引腳用兩次配合Bank地址和Rank選擇信號就把尋址空間擴展了幾十倍。這也是DDR手冊里地址引腳數(shù)量看起來“不成比例”的原因。1.3 行激活A(yù)CT和Sense Amplifier為什么要等tRCD搞清楚了尋址層級再看DDR的讀操作流程就順理成章了。假設(shè)要讀取某個地址的數(shù)據(jù)控制器會先發(fā)一條ACTActivate命令把某個Bank的某一行激活。激活是什么意思就是把這一整行所有存儲單元的電荷同時送到一個叫Sense Amplifier感知放大器的暫存區(qū)里。這個感知放大器非常關(guān)鍵。它本質(zhì)上是一組高靈敏度的差分放大器能感知每個電容上微小的電荷差異把它放大成標(biāo)準(zhǔn)的0/1邏輯電平。你可以把它理解成圖書館里的一個大型閱覽桌你要讀某一層的書管理員會先把整層格子里的書都搬到閱覽桌上然后你想看哪本直接從桌上拿就行。所以DDR實際讀到的數(shù)據(jù)是從Sense Amplifier里出來的不是直接從電容里讀的。這就解釋了為什么行激活之后不能立刻發(fā)讀命令——把整行數(shù)據(jù)從存儲陣列搬到感知放大器需要時間這個時間就是tRCDRAS to CAS Delay行激活到列讀取的延遲。tRCD的本質(zhì)不是某個憑空定義的參數(shù)而是存儲陣列電荷共享、電壓建立等物理過程所需的最小時間。理解了這一點你就不會再把tRCD當(dāng)成一個“需要死記硬背的數(shù)字”而是能理解為什么它和工藝、電壓、溫度都相關(guān)。2. 雙倍速率的本質(zhì)預(yù)取架構(gòu)與那條DQS信號2.1 為什么叫DDR上下邊沿都不浪費DDR的全稱很簡單Double Data Rate雙倍數(shù)據(jù)速率。和傳統(tǒng)SDRSingle Data Rate相比DDR在時鐘的上升沿和下降沿都傳輸數(shù)據(jù)。這就像一個人原本只在邁左腳時喊一聲現(xiàn)在左腳右腳都喊單位時間內(nèi)的信息量直接翻倍。但問題來了如果僅僅是在時鐘上下邊沿都傳數(shù)據(jù)為什么DDR的內(nèi)存頻率看起來沒有翻倍那么多DDR4-3200的傳輸速率是3200MT/s每秒兆次傳輸?shù)芏嗳税阉`解為“工作頻率3200MHz”。實際上DDR4-3200的I/O時鐘頻率是1600MHz因為上下邊沿各傳一次傳輸速率翻倍到3200MT/s。而內(nèi)存核心的工作頻率更低只有400MHz。這中間隔著的“8倍關(guān)系”就是預(yù)取Prefetch架構(gòu)的手筆。2.2 Prefetch的演進從2n到16n一次拿更多再慢慢往外送預(yù)取架構(gòu)是DDR能實現(xiàn)高傳輸速率的物理基礎(chǔ)。核心思路很簡單內(nèi)存核心的工作頻率受制于存儲陣列的充放電速度很難做得太高但I/O接口可以做得快。既然核心跑不快那就讓核心一次多拿一些數(shù)據(jù)然后由I/O接口分多次快速送出去。具體來說DDR從核心陣列中每次讀取的數(shù)據(jù)寬度是I/O接口寬度的2倍、4倍、8倍甚至16倍。這就是手冊里說的2n Prefetch、4n Prefetch、8n Prefetch。以DDR3/DDR4的8n Prefetch為例核心時鐘是400MHz時一次內(nèi)部讀取會拿出8個bit對每個DQ引腳而言然后I/O接口在1600MHz下用4個時鐘周期、8個邊沿把這8個bit依次送出去。數(shù)據(jù)總量沒變但通過“內(nèi)部并轉(zhuǎn)串”實現(xiàn)了更高的接口帶寬。各代DDR的預(yù)取寬度演進如下表DDR世代預(yù)取寬度核心時鐘頻率示例I/O時鐘頻率傳輸速率DDR12n100MHz200MHz400MT/sDDR24n100MHz400MHz800MT/sDDR38n100MHz800MHz1600MT/sDDR48n100MHz1600MHz3200MT/sDDR516n100MHz3200MHz6400MT/s看這張表會發(fā)現(xiàn)一個規(guī)律每一代DDR升級預(yù)取寬度翻倍I/O頻率也翻倍但核心頻率相對穩(wěn)定。這也是為什么DDR5可以把傳輸速率推到很高但核心存儲陣列的工作壓力并沒有指數(shù)級增加。理解了預(yù)取你去看DDR5那種“16n Prefetch 32個Bank組”的設(shè)計就不會覺得只是堆頻率了。2.3 DQS為什么數(shù)據(jù)要跟著自己的時鐘走DDR數(shù)據(jù)傳輸速率上去了隨之而來的問題是接收端怎么準(zhǔn)確知道應(yīng)該在哪個時刻采樣數(shù)據(jù)如果還用全局時鐘數(shù)據(jù)從發(fā)送端到接收端的走線延時不同高速情況下根本對齊不上。DDR的解決方案是源同步時鐘Source Synchronous Clock。也就是說發(fā)送數(shù)據(jù)的一方同時發(fā)送一條專門的選通信號DQSData Strobe數(shù)據(jù)怎么走DQS就怎么走讓DQS和數(shù)據(jù)一起傳輸?shù)浇邮斩恕＝邮斩酥恍枰肈QS的邊沿去采樣數(shù)據(jù)就能保證采到的是正確的bit。這就像你給朋友寄一箱水果不依賴郵局統(tǒng)一配送時間而是派專人押運跟著箱子走保證貨物和押運員同時到達。DQS在讀和寫時使用方式不同。讀操作時DRAM讓DQS和數(shù)據(jù)對齊邊沿對齊控制器用DQS的邊沿采樣數(shù)據(jù)寫操作時控制器需要把DQS的中心對齊到數(shù)據(jù)眼圖中間中心對齊保證數(shù)據(jù)穩(wěn)定。所以DDR控制器里必須做寫調(diào)平Write Leveling之類的訓(xùn)練目的之一就是校準(zhǔn)DQS和數(shù)據(jù)的相位關(guān)系。實際調(diào)試中如果示波器上看到DQS毛刺或者數(shù)據(jù)眼圖不張開第一反應(yīng)就應(yīng)該是DQS的相位和走線補償出了問題而不是懷疑芯片壞了。3. 讀操作逐拍拆解從ACT到數(shù)據(jù)返回要花多少時間3.1 一條讀命令的完整生命周期理解了基礎(chǔ)結(jié)構(gòu)之后我們來把一次讀操作放到時間軸上逐拍拆解。假設(shè)控制器想讀某個地址的數(shù)據(jù)完整流程是控制器發(fā)送ACT命令激活目標(biāo)Bank的指定行數(shù)據(jù)從存儲陣列搬運到Sense Amplifier這個動作需要tRCD時間。等tRCD滿足后控制器發(fā)READ命令同時給出列地址。DRAM根據(jù)列地址從Sense Amplifier中選出對應(yīng)的數(shù)據(jù)片段。READ命令發(fā)出后經(jīng)過CLCAS Latency列選通延遲數(shù)據(jù)才從DQ引腳上輸出。CL表示從READ命令到第一筆數(shù)據(jù)出現(xiàn)在總線上的間隔。數(shù)據(jù)開始連續(xù)輸出按突發(fā)長度Burst Length依次送出。DDR3/DDR4通常默認(rèn)BL8也就是一次突發(fā)輸出8個位置的數(shù)據(jù)。如果接下來還要訪問其他行控制器必須先發(fā)PREPrecharge把Sense Amplifier里的數(shù)據(jù)寫回存儲陣列并準(zhǔn)備下一次行激活這個操作需要tRP。這里有一個很多人容易混淆的計算點讀延遲不只是CL而是從“行已經(jīng)激活”狀態(tài)下發(fā)出READ命令到數(shù)據(jù)返回的延遲。如果行壓根沒激活你還得先加上tRCD。如果再算上隊列里命令排隊的等待時間實際延遲會遠(yuǎn)大于手冊上的“CL”數(shù)值。以DDR4-3200為例假設(shè)一個典型時序配置CL22tRCD22tRP22tRAS52時鐘周期為0.625ns。行未命中Row Miss時從ACT到數(shù)據(jù)出現(xiàn)的理論時間大約是tRCDCL即(2222)個周期換算成時間是27.5ns。而如果行已經(jīng)激活Row Hit從READ到數(shù)據(jù)返回只需要CL即13.75ns。兩者相差整整一倍。這直接解釋了為什么DDR控制器的調(diào)度策略對系統(tǒng)性能影響如此巨大為什么“訪問順序好不好”有時候比內(nèi)存頻率本身還重要。3.2 行命中、行未命中、行沖突三種情況的延遲差別順著上面的計算我們把讀訪問分成三種情況這是做DDR性能調(diào)優(yōu)時最基本的分診框架場景含義需要等待的時間相對延遲Row Hit要訪問的行已經(jīng)在Sense Amplifier中只有CL低Row Miss要訪問的行未激活但所在Bank空閑tRCD CL中Row Conflict所在Bank當(dāng)前有其他行被激活必須先預(yù)充電換行tRAS tRP tRCD CL高Row Conflict是最耗時的場景。因為當(dāng)前Bank里已經(jīng)有別的行被激活你想訪問的新行不在感知放大器里控制器必須先發(fā)PRE命令把舊行寫回去再發(fā)ACT激活新行然后再READ。三條命令之間都有最小時間間隔累加起來就是肉眼可見的延遲。這也是為什么要引入多Bank的深層原因。多個Bank意味著多個獨立的Sense Amplifier區(qū)不同的行可以同時處于激活狀態(tài)控制器可以在Bank之間輪流訪問用隱藏延遲的方式提高吞吐率。DDR4進一步引入Bank Group把Bank分組每組有獨立的讀寫總線允許更細(xì)粒度的并行調(diào)度本質(zhì)上都是為了緩解單Bank串行等待的壓力。3.3 讀延遲對AXI系統(tǒng)設(shè)計的影響如果你在做SoC集成一定會遇到AXI總線讀寫DDR的場景。AXI協(xié)議給內(nèi)存控制器發(fā)出的讀請求經(jīng)過隊列、仲裁、Bank管理最終映射到DDR命令序列中間每一步都在消耗時間。AXI的outstanding能力允許未完成讀請求的數(shù)量設(shè)計得越大越能掩蓋行切換和刷新帶來的延遲但也越考驗控制器的調(diào)度能力。我在實際項目中碰到過一個典型問題AXI讀帶寬比預(yù)期低了近一半排查到最后發(fā)現(xiàn)是Bank策略配置太保守頻繁的Row Conflict導(dǎo)致大量時間花在預(yù)充電和重新激活上。后來把控制器配置成優(yōu)先保持行打開Page Policy設(shè)為Open Page對順序訪問場景效果立竿見影。但如果訪問模式完全是隨機的Open Page反而會因為頻繁“開錯行”而更慢。這就是為什么理解行命中和行沖突的原理比單純記住某個寄存器配置值重要得多。4. 寫路徑為什么比讀更麻煩數(shù)據(jù)掩碼、寫恢復(fù)與總線轉(zhuǎn)向4.1 寫命令與數(shù)據(jù)的關(guān)系不只是“反過來的讀”很多人以為寫操作就是讀操作的鏡像理解了讀就理解了寫。實際上寫路徑的心思更重。讀操作時數(shù)據(jù)是從DRAM肚子里吐出來的數(shù)據(jù)在什么時候出現(xiàn)DRAM說了算控制器被動接收就行。而寫操作不一樣數(shù)據(jù)和命令都來自控制器控制器必須保證“數(shù)據(jù)到了DRAM面前DRAM才把門打開”。具體來說DDR的寫命令發(fā)出后數(shù)據(jù)并不是立刻跟上而是要經(jīng)過一個寫延遲WLWrite Latency一般等于AL加上CWLCAS Write Latency。CWL是為了匹配寫數(shù)據(jù)選通和命令在DRAM內(nèi)部的傳播時間而定義的參數(shù)。也就是說控制器發(fā)完WRITE命令后要等一段設(shè)計好的時間再把DQS和數(shù)據(jù)放到總線上確保DRAM內(nèi)部準(zhǔn)備好接收。這里面的相位對齊精度直接決定了寫操作能不能成功。如果用生活類比讀操作像是你打電話訂餐等外賣員送過來就行寫操作則是你自己開車去取路上幾個紅綠燈都得算好不能早也不能晚。4.2 tWR和tWTR在講什么寫路徑上有兩個關(guān)鍵的時序參數(shù)很多初學(xué)者容易混淆。tWRWrite Recovery Time寫恢復(fù)時間表示最后一個數(shù)據(jù)寫入存儲單元后到允許對該Bank發(fā)預(yù)充電命令之間的最小間隔。為什么需要這個時間因為數(shù)據(jù)從外部總線上被讀入DRAM后還要寫入到存儲單元的電容里這個物理過程需要時間。如果數(shù)據(jù)剛寫進去就立刻預(yù)充電電荷還沒穩(wěn)定數(shù)據(jù)可能就丟了。DDR手冊里tWR一般給的是ns值換算成時鐘周期后的具體數(shù)值就是你在寄存器里看到的那串?dāng)?shù)。tWTRWrite to Read Delay寫后讀延遲表示寫命令結(jié)束后至少要等多久才能在同一Bank上發(fā)起讀命令。這個時間是為了處理總線方向的翻轉(zhuǎn)。DQS總線在寫操作時由控制器驅(qū)動在讀操作時由DRAM驅(qū)動雙方切換驅(qū)動權(quán)需要時間不能讓兩邊同時搶一根線。這兩個參數(shù)在系統(tǒng)性能上的體現(xiàn)是連續(xù)寫后緊跟讀的混合訪問場景效率往往會下降。如果你的控制器調(diào)度器不聰明沒能把同方向的訪問盡量排在一起總線翻轉(zhuǎn)開銷會成為實際帶寬里的一塊隱性損耗。4.3 DM引腳和DBI寫數(shù)據(jù)的校驗與信號完整性再往細(xì)看DDR的DQ總線旁邊通常還有DM引腳Data Mask數(shù)據(jù)掩碼。你不要把它理解成“屏蔽寫”那么少見它其實是寫操作里非常重要的一部分。當(dāng)控制器只想寫64bit中的32bit時可以通過DM引腳把另外32bit“屏蔽”掉讓DRAM忽略對應(yīng)位置的數(shù)據(jù)。這避免了讀改寫Read-Modify-Write操作效率提升非常明顯。從DDR4開始引入了DBIData Bus Inversion數(shù)據(jù)總線翻轉(zhuǎn)這是一個智能編碼機制當(dāng)一字節(jié)數(shù)據(jù)中0的個數(shù)比1多時發(fā)送端會把整字節(jié)反轉(zhuǎn)并置DBI信號減少總線上低電平的比例。因為DRAM的I/O在輸出0時消耗的功耗顯著高于輸出1這是由POD接口特性決定的DBI能有效降低功耗和信號壓擺導(dǎo)致的噪聲。DM和DBI在pin腳上有時會共用同一個物理引腳具體功能由模式寄存器配置。工程上最容易踩的坑是某些主控默認(rèn)把DM功能開著寫數(shù)據(jù)時序檢查時發(fā)現(xiàn)EMI超標(biāo)以為是PCB問題折騰半天才發(fā)現(xiàn)是DM沒配對導(dǎo)致數(shù)據(jù)總線翻轉(zhuǎn)頻繁。所以做DDR仿真時一定要在信號完整性工具里把DM/DBI的翻轉(zhuǎn)模型和實際配置對上否則仿真結(jié)果和實測會差很遠(yuǎn)。4.4 讀寫總線轉(zhuǎn)向Turnaround的效率陷阱說到總線翻轉(zhuǎn)不得不提DDR性能評測里一個經(jīng)典的坑混合讀寫比例下的帶寬測算。假設(shè)某系統(tǒng)宣稱DDR4理論帶寬25.6GB/s跑純讀或純寫可以接近這個數(shù)但一旦變成讀50%、寫50%的隨機混合實測帶寬可能掉到14GB/s以下這時很多人會懷疑是控制器效率低但根因其實在DDR總線的物理工作機制。讀寫切換時DQS總線的驅(qū)動方向要從控制器切到DRAM讀方向或從DRAM切回控制器寫方向每一次切換都有額外的總線空閑周期tWTR、tRTW等。這些周期被計入延遲但不產(chǎn)生任何有效數(shù)據(jù)傳輸?？刂破饕档颓袚Q損耗只有兩條路一是盡量把相同方向的訪問聚成更長的連續(xù)塊再派發(fā)二是依靠多Bank并行讓一個Bank在切換總線方向時另一個Bank還能繼續(xù)干活。理解了這一點你在調(diào)高性能計算場景時就會主動去看訪問流量的“局部性”而不是一味把DDR頻率往上拉。5. 刷新、預(yù)充電與Bank管理看不見的“家務(wù)活”決定系統(tǒng)性能5.1 電容漏電和刷新周期為什么7.8us就要停下來補一次回到1.1節(jié)講的物理基礎(chǔ)。DRAM電容會漏電如果不定期補充電荷數(shù)據(jù)就會消失。JEDEC標(biāo)準(zhǔn)規(guī)定在正常工作溫度≤85℃下整個內(nèi)存陣列每一行必須在64ms內(nèi)被刷新至少一次。聽起來64ms很長但內(nèi)存里行數(shù)動輒上萬分?jǐn)傁聛砥骄扛?.8us就要刷新一行。這就是tREFIRefresh Interval的由來。假如某次刷新正趕上你的實時計算任務(wù)讀取關(guān)鍵數(shù)據(jù)這7.8us里內(nèi)存是無法響應(yīng)的對某些微控制器系統(tǒng)而言這是不可接受的延遲尖峰。JEDEC的解決辦法是允許控制器把刷新操作“聚集”執(zhí)行也就是等攢夠一批要刷新的行一次刷完中間空出較長的不刷新時間窗口。代價是聚集刷新期間內(nèi)存完全不可訪問的時間會更長系統(tǒng)的最大延遲反而變大了。這里有一個非常實用的工程經(jīng)驗如果你在做一個對中斷延遲敏感的實時系統(tǒng)不要用“一次性刷完所有行”的靜態(tài)刷新策略而應(yīng)該用分布刷新Distributed Refresh把刷新操作均勻分布到時間軸上讓每個刷新引起的暫停窗口盡量短。反之如果你的系統(tǒng)更看重平均吞吐聚集刷新反而能減少刷新命令間的調(diào)度開銷。5.2 tRFC、2x Refresh與自刷新溫度是刷新策略的隱形指針tRFCRefresh Cycle Time表示執(zhí)行一次刷新操作本身需要多長時間也就是DRAM從收到刷新命令到能重新接受其他命令之間的間隔。DDR4顆粒的tRFC從幾百ns到近1us不等取決于芯片密度。別小看這個參數(shù)它直接決定了刷新操作對帶寬的占用比例。以DDR4-3200、64ms刷新2048行、tRFC350ns為例粗略算下來刷新本身大約占用內(nèi)存時間的1%~3%。這個比率看似不高但在高密度顆粒上會明顯放大也是低壓工藝下漏電加劇時的隱患。溫度對刷新的影響比大多數(shù)人想象得更大。電容漏電速率隨溫度升高呈指數(shù)級增長所以JEDEC規(guī)定當(dāng)內(nèi)存溫度超過85℃時必須把刷新周期減半也就是2x Refresh模式意味著tREFI從7.8us縮短到3.9us。很多工業(yè)級系統(tǒng)在夏天高溫老化時出現(xiàn)偶發(fā)數(shù)據(jù)錯誤排查下來往往不是芯片壞了而是刷新策略沒有跟隨溫度切換存儲單元電荷已經(jīng)低于可靠閾值。自刷新Self Refresh則是另一個層面的機制。在系統(tǒng)休眠時DDR控制器會停止所有外部訪問讓內(nèi)存進入自刷新模式。在這種模式下DRAM芯片內(nèi)部的刷新電路自己按固定節(jié)奏刷新所有行不需要外部控制器干預(yù)。此時CK時鐘可以停掉DQS和三態(tài)引腳全部進入低功耗狀態(tài)整個內(nèi)存只剩下少量電路在維持電荷。這就是為什么筆記本合蓋休眠一晚上數(shù)據(jù)還在。理解了自刷新你在做低功耗設(shè)備調(diào)試時就知道即便CPU停了DRAM的功耗也不是零而是體現(xiàn)在自刷新電流里。5.3 Bank交錯和打開頁策略調(diào)度器的潛規(guī)則前面說Row Hit和Row Conflict的延遲差距超過一倍那控制器如何盡量多命中除了等待應(yīng)用程序自然提供的順序訪問模式控制器本身還有一項重要手段Bank交錯Bank Interleaving。想象你在洗衣房洗衣服如果只有一臺洗衣機每次都等洗完再放進烘干機一次只能走一條流水線。如果有多臺洗衣機你可以分批把衣服放進不同洗衣機一臺洗的時候另一臺在甩干整體吞吐就上去了。DDR的多個Bank就像多臺獨立運轉(zhuǎn)的洗衣機允許其中一個Bank在做預(yù)充電或刷新時另一個Bank還能執(zhí)行讀寫命令。DDR4引入Bank Group設(shè)計本質(zhì)上是把這套并行策略又推進了一步。每個Bank Group內(nèi)部有獨立的Sense Amplifier和局部數(shù)據(jù)線可以同時執(zhí)行不同命令的粒度更細(xì)減小了Bank之間爭搶數(shù)據(jù)總線的沖突。這在新近的DDR5上體現(xiàn)得更加明顯Bank數(shù)量從16個增加到32個配合16n預(yù)取帶寬和并行度都上了一個臺階。對軟件工程師而言理解Bank交錯最直接的價值在于如果你寫代碼時能意識到“訪問地址里哪些bit決定了Bank、哪些bit決定了Row”那你可以用簡單的地址填充Padding技巧讓熱數(shù)據(jù)分布在不同的Bank里減少沖突性能提升可能比換一顆更高速率的DDR芯片還明顯。我在優(yōu)化一個圖像處理管線時遇到過類似案例只是把兩個大數(shù)組的起始地址錯開半個Bank大小幀率就提升了好幾個百分點代價只是幾行代碼和一點點內(nèi)存碎片。6. 從pin腳到仿真弄懂原理后才看得懂的工程細(xì)節(jié)6.1 關(guān)鍵pin腳速查不要只認(rèn)識DQ和CLKDDR顆粒的pin腳看似很多但核心信號類別并不多。列一張速查表把每個信號到底是干什么的弄清楚你再看原理圖和數(shù)據(jù)手冊就不會迷茫了。信號類型引腳名方向作用差分時鐘CK_t / CK_c控制器→DRAM提供命令/地址采樣基準(zhǔn)時鐘使能CKE控制器→DRAM控制DRAM內(nèi)部時鐘是否運行關(guān)掉可進入低功耗模式片選CS#控制器→DRAM選中當(dāng)前正在通信的Rank命令/地址ACT_n, A[17:0], BA, BG控制器→DRAM攜帶ACT/READ/WRITE/PRE等命令及行列地址數(shù)據(jù)DQ[63:0]雙向讀寫數(shù)據(jù)總線數(shù)據(jù)選通DQS_t / DQS_c雙向源同步時鐘用于采樣DQ數(shù)據(jù)掩碼/反轉(zhuǎn)DM_n / DBI_n雙向?qū)懷诖a、數(shù)據(jù)總線翻轉(zhuǎn)控制片內(nèi)終結(jié)ODT控制器→DRAM動態(tài)控制DRAM內(nèi)部終端電阻接入改善信號反射阻抗校準(zhǔn)ZQ外部電阻→DRAM通過外部240Ω精密電阻校準(zhǔn)輸出驅(qū)動強度參考電壓VREFCA, VREFDQ外部輸入命令/地址和數(shù)據(jù)總線的參考電平這里特別說下ODT。高速信號在PCB走線末端會產(chǎn)生反射如果不做端接信號質(zhì)量會嚴(yán)重劣化。DDR系統(tǒng)里這個“終端電阻”可以設(shè)計在DRAM芯片內(nèi)部通過ODT信號動態(tài)開啟或關(guān)閉。麻煩在于讀和寫時正確的ODT配置完全不同讀操作時DRAM是發(fā)送端控制器是接收端終端電阻應(yīng)該加在控制器一側(cè)寫操作時反過來。所以DDR控制器會根據(jù)當(dāng)前總線的傳輸方向動態(tài)調(diào)整ODT的使能位置。做SI仿真時如果ODT模型配錯眼圖結(jié)果會完全失真這是仿真和實測對不上的高頻原因。6.2 IBIS模型與Sigrity仿真初學(xué)者最常踩的三個坑DDR高速信號設(shè)計離不開仿真而仿真輸入的基礎(chǔ)就是IBIS模型。IBISI/O Buffer Information Specification是一種行為級建模語言用V-I曲線和V-T曲線描述芯片引腳在特定條件下的驅(qū)動能力和轉(zhuǎn)換速率。在Sigrity等工具里做DDR仿真時有幾點容易踩坑。第一IBIS模型不是萬能的。它不包含芯片內(nèi)部電源網(wǎng)絡(luò)、封裝寄生、ESD結(jié)構(gòu)等高頻效應(yīng)所以仿真的絕對電壓值并不可靠更多是用來比較不同拓?fù)洹⒉煌琌DT配置下的相對趨勢。不要拿仿真結(jié)果里的某個過沖尖峰去和示波器實測做數(shù)值對比那是自找煩惱。第二IBIS模型里通常有幾個cornerSlow/Typical/Fast對應(yīng)工藝角的不同驅(qū)動強度。做DDR仿真時至少要跑一次全部corner組合只跑Typical的仿真報告在評審會議上基本沒有說服力因為量產(chǎn)時最怕的就是SS慢工藝角下時序裕量不夠。第三仿真結(jié)果好不好選擇關(guān)鍵的驗證點比建模精度影響更大。DDR信號質(zhì)量看的核心就是Setup/Hold裕量、眼圖高度/寬度、串?dāng)_導(dǎo)致的抖動這幾個指標(biāo)。如果PCB拓?fù)浔旧碛袊?yán)重的stub過長或參考平面不連續(xù)問題仿真模型再準(zhǔn)也救不回來。我看到過不少項目把大量時間花在調(diào)仿真參數(shù)上最后發(fā)現(xiàn)根因是DDR走線跨了分割的地平面——這屬于舍本逐末。6.3 DDR和PSRAM同為隨機存取脾氣完全不同順著搜索引擎里經(jīng)常出現(xiàn)的“DRAM和DDR PSRAM的區(qū)別”這個話題聊一句。PSRAMPseudo SRAM偽靜態(tài)隨機存取存儲器的名字很有迷惑性。它的存儲單元本質(zhì)上是DRAM也就是電容存儲需要刷新但芯片內(nèi)部集成了自動刷新電路對外呈現(xiàn)的接口行為完全像SRAM不需要外部控制器發(fā)送刷新命令也不存在tREFI這類定時要求。DDR則完全不同刷新是外部控制器的職責(zé)。如果你的系統(tǒng)在選型時把PSRAM當(dāng)成普通SRAM來用那確實省心但如果把DDR當(dāng)成“快一點的PSRAM”以為接上電源和地址線就能跑你會發(fā)現(xiàn)系統(tǒng)必須經(jīng)過一整套復(fù)雜的初始化和訓(xùn)練流程寄存器沒配好連讀寫都進行不了。另一個隱蔽的差異在隨機訪問延遲上PSRAM內(nèi)部因為自帶刷新邏輯和較寬的內(nèi)部總線隨機讀延遲往往比DDR的Row Miss場景更穩(wěn)定沒有那種“碰運氣”的Bank命中波動。6.4 訓(xùn)練失敗原理清楚才能定位的經(jīng)典故障DDR系統(tǒng)上電后都有一個訓(xùn)練Training過程包括ZQ校準(zhǔn)、寫調(diào)平、讀寫DQS掃描、電壓窗口搜索等。訓(xùn)練的目的是為每根信號找到可靠的采樣窗口補償PCB走線長度差異和芯片工藝偏差。這個過程對設(shè)計余量極其敏感因為訓(xùn)練本質(zhì)上是在“找邊界”。調(diào)試中最常見的問題是100塊板子里有幾塊卡在訓(xùn)練階段或者訓(xùn)練通過但高溫環(huán)境下偶發(fā)錯誤。如果不懂原理很容易懷疑是顆粒品質(zhì)或焊縫問題換芯片換了一輪還是復(fù)現(xiàn)。實際排查時第一優(yōu)先檢查的是CLK和DQS之間的走線長度差以及各DQ信號之間的等長控制。訓(xùn)練失敗往往就是某根走線比其他線長了一截導(dǎo)致訓(xùn)練掃描窗口被壓到一個非常窄的范圍內(nèi)。用示波器做單端測量看不出問題要用真差分探頭看DQS和CK的相位關(guān)系配合控制器的訓(xùn)練日志里報出的fail bit位置才能快速圈定問題信號。另一個常被忽略的點是電源紋波。DDR訓(xùn)練時VDD/VDDQ上如果存在特定頻率的大紋波會影響電壓窗口掃描的結(jié)果表現(xiàn)為“同一批板子在不同的老化狀態(tài)下訓(xùn)練結(jié)果不一致”。處理辦法是先把電源紋波壓到規(guī)格書要求的范圍內(nèi)再談其他信號質(zhì)量問題。永遠(yuǎn)記住訓(xùn)練是通過時序窗口變窄來懲罰所有設(shè)計缺陷的它是個放大器不是故障根源。寫到這兒DDR的工作原理從存儲單元一路聊到了訓(xùn)練和仿真。回頭看看從1T1C的電容水桶到預(yù)取和DQS的并轉(zhuǎn)串機制再到行命中和刷新的調(diào)度博弈這條邏輯線其實是自洽的所有復(fù)雜的時序參數(shù)、訓(xùn)練流程和控制器設(shè)計都是在給一個物理缺陷——電容漏電和破壞性讀——打補丁。我自己最大的體會是遇到DDR相關(guān)的疑難問題時不要急著翻手冊調(diào)寄存器先把“此刻DRAM內(nèi)部正在執(zhí)行哪個物理動作”想明白答案往往自己就浮現(xiàn)了。這套思路在后續(xù)寫DDR控制器、做DDR系統(tǒng)硬件調(diào)試時都值得反復(fù)回看。